本文檔是關(guān)于集成電路片上系統(tǒng)的靜態(tài)時序分析,基于prime time的開發(fā)環(huán)境
資源簡介:基于FPGA芯片的功能仿真平臺構(gòu)建及靜態(tài)時序分析
上傳時間: 2013-06-28
上傳用戶:qilin
資源簡介:靜態(tài)時序分析,是IC design后端設(shè)計中最基本的基礎(chǔ)部分
上傳時間: 2014-01-01
上傳用戶:zhaiyanzhong
資源簡介:靜態(tài)時序分析(外語版),有助于對大佬或者小白對時序的進一步理解。沒有中文版的,但可以借助翻譯很快地上手和理解,寫得很好,希望對大家有幫助
上傳時間: 2021-10-22
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資源簡介:FPGA那些事兒--TimeQuest靜態(tài)時序分析REV7.0,F(xiàn)PGA開發(fā)必備技術(shù)資料--262頁。前言這是筆者用兩年構(gòu)思準備一年之久的筆記,其實這也是筆者的另一種挑戰(zhàn)。寫《工具篇I》不像寫《Verilog HDL 那些事兒》系列的筆記一樣,只要針對原理和HDL 內(nèi)容作出解釋即可,雖...
上傳時間: 2022-05-02
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資源簡介:華為_靜態(tài)時序分析與邏輯設(shè)計,IC設(shè)計驗證領(lǐng)域很有用
上傳時間: 2013-07-29
上傳用戶:ljt101007
資源簡介:01_靜態(tài)時序分析基本原理和時序分析模型
上傳時間: 2013-11-17
上傳用戶:evil
資源簡介:01_靜態(tài)時序分析基本原理和時序分析模型
上傳時間: 2013-10-17
上傳用戶:lvchengogo
資源簡介:自己編寫的用于時序分析的matlab源碼,可以用于故障分析與診斷,
上傳時間: 2015-07-16
上傳用戶:330402686
資源簡介:Altera Quartusii靜態(tài)時序分析(Static Timing Analysis)基礎(chǔ)及應(yīng)用
上傳時間: 2014-01-26
上傳用戶:a6697238
資源簡介:華為FPGA設(shè)計規(guī)范 VERILOG約束 編程規(guī)范時序分析等全套資料:FPGA技巧Xilinx.pdfHuaWei Verilog 約束.rarSynplify工具使用指南(華為文檔)[1].rar.rarVerilog HDL 華為入門教程.rarVerilog典型電路設(shè)計 華為.rar一種將異步時鐘域轉(zhuǎn)換成同步時鐘域的方法.pdf華為...
上傳時間: 2021-11-05
上傳用戶:qdxqdxqdxqdx
資源簡介:FPGA作為新一代集成電路的出現(xiàn),引起了數(shù)字電路設(shè)計的巨大變革。隨著FPGA工藝的不斷更新與改善,越來越多的用戶與設(shè)計公司開始使用FPGA進行系統(tǒng)開發(fā),因此,PFAG的市場需求也越來越高,從而使得FPGA的集成電路板的工藝發(fā)展也越來越先進,在如此良性循環(huán)下,不...
上傳時間: 2013-04-24
上傳用戶:vvbvvb123
資源簡介:本文利用Maxwell 3D軟件對交流接觸器的電磁機構(gòu)的靜態(tài)、動態(tài)特性進行分析與仿真。Maxwell 3D是美國的Ansoft公司開發(fā)的專門用于三維電磁場仿真的軟件。本文主要以CJ20-25交流接觸器的電磁機構(gòu)為例,對不同激勵下交流接觸器電磁機構(gòu)的靜態(tài)特性進行分析;編寫電...
上傳時間: 2013-07-15
上傳用戶:電子世界
資源簡介:fpga的靜態(tài)分析,很不錯,只是我自己也沒有弄的十分明白
上傳時間: 2013-08-28
上傳用戶:zhangyi99104144
資源簡介:使用時鐘PLL的源同步系統(tǒng)時序分析一)回顧源同步時序計算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Ti...
上傳時間: 2013-11-05
上傳用戶:VRMMO
資源簡介:時序分析的好資料
上傳時間: 2013-11-07
上傳用戶:hustfanenze
資源簡介:時序分析的好資料
上傳時間: 2013-12-21
上傳用戶:yuhaihua_tony
資源簡介:這是一本介紹如何在高速存板過程中如何進行時序分析的好書
上傳時間: 2013-12-04
上傳用戶:ANRAN
資源簡介:fpga的靜態(tài)分析,很不錯,只是我自己也沒有弄的十分明白
上傳時間: 2014-01-14
上傳用戶:huql11633
資源簡介:針對多DSP 共享總線的通用信號處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計, 分析了通用WDM總線驅(qū)動程序的開發(fā)。采用Verilog HDL 用CPLD 設(shè)計控制時序?qū)崿F(xiàn)了DSP 和 CPCI 總線橋接器PCI9054 之間的普通傳輸和高速DMA 傳輸。驅(qū)動程序采用DriverWorks ...
上傳時間: 2013-12-24
上傳用戶:tedo811
資源簡介:80C51上電復(fù)位和復(fù)位延時的時序分析,很好的東東喲!
上傳時間: 2016-03-26
上傳用戶:chfanjiang
資源簡介:非常好的時序分析教程,里面對時序的概念,分析參數(shù),分析過程都有大概的介紹。
上傳時間: 2016-06-05
上傳用戶:Altman
資源簡介:以LVDS設(shè)計為例學(xué)習(xí)ISE中的時序分析以及低層布局器的使用方法 在底層布局器中對LVDS管腳進行約束的方法,底層布局器設(shè)計流程,底層布局器中的位置約束,時序分析器的使用方法,時序改進向?qū)У氖褂玫?
上傳時間: 2013-12-08
上傳用戶:semi1981
資源簡介:數(shù)組矩陣函數(shù)微積分統(tǒng)計分析等算法VC算法 第N章的所有示例工程源程序 \Source\Classes 本書所有算法類的源程序 \Source\Lib 集成本書所有算法的靜態(tài)庫文件 \Source\Dll 集成本書所有算法的動態(tài)庫文件
上傳時間: 2014-11-21
上傳用戶:wangzhen1990
資源簡介:主要用于時序分析,無論是ASIC還是FPGA以及DSP都很有效的.歡迎大家使用
上傳時間: 2016-11-19
上傳用戶:shus521
資源簡介:關(guān)于DDR SDRAM的詳細原理和時序分析,對于開發(fā)設(shè)計有很大使用價值
上傳時間: 2013-12-02
上傳用戶:894898248
資源簡介:Max_plus_的時序仿真與時序分析,教程。詳細講解了實習(xí)仿真方法
上傳時間: 2017-08-23
上傳用戶:569342831
資源簡介:隨著信息時代的到來,用戶對數(shù)據(jù)保護和傳輸可靠性的要求也在不斷提高。由于信道衰落,信號經(jīng)信道傳輸后,到達接收端不可避免地會受到干擾而出現(xiàn)信號失真。因此需要采用差錯控制技術(shù)來檢測和糾正由信道失真引起的信息傳輸錯誤。RS(Reed—Solomon)碼是差錯控...
上傳時間: 2013-04-24
上傳用戶:思琦琦
資源簡介:現(xiàn)場可編程門陣列(FPGA)是一種可實現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來實現(xiàn)所需要的邏輯函數(shù)。FPGA中,互連線資源是預(yù)先定制的,這些資源是由各種長度的可分割金屬線,緩沖器和.MOS管實現(xiàn)的,所以相對于ASIC中互連線所占用的面積更大。為...
上傳時間: 2013-07-24
上傳用戶:yezhihao
資源簡介:FPGA時序分析文檔。不錯,應(yīng)該有幫助。喜歡的朋友下載看看
上傳時間: 2013-05-19
上傳用戶:yyq123456789
資源簡介:ARMA模型時間序列分析法簡稱為時序分析法,是一種利用參數(shù)模型對有序隨機振動響應(yīng)數(shù)據(jù)進行處理,從而進行模態(tài)參數(shù)識別的方法。參數(shù)模型包括AR自回歸模型、MA滑動平均模型和ARMA自回歸滑動平均模型。這里給出了一個求出ARMA模型參數(shù)的MATLAB程序。
上傳時間: 2013-12-25
上傳用戶:問題問題