能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。或：只考慮兩個(gè)一位二進(jìn)制數(shù)的相加，而不考慮來(lái)自低位進(jìn)位數(shù)的運(yùn)算電路，稱為半加器。圖1為半加器的方框圖。圖2為半加器原理圖。其中：A、B分別為被加數(shù)與加數(shù)，作為電路的輸入端；S為兩數(shù)相加產(chǎn)生的本位和，它和兩數(shù)相加產(chǎn)生的向高位的進(jìn)位C一起作為電路的輸出。
資源簡(jiǎn)介：這是一個(gè)利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我
上傳時(shí)間： 2014-05-31
上傳用戶：lht618
資源簡(jiǎn)介：此程序是用VHDL硬件描述語(yǔ)言編寫(xiě)的,實(shí)現(xiàn)四位全加器的功能
上傳時(shí)間： 2017-01-07
上傳用戶：天誠(chéng)24
資源簡(jiǎn)介：2級(jí)流水線實(shí)現(xiàn)的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD
上傳時(shí)間： 2014-06-15
上傳用戶：zhanditian
資源簡(jiǎn)介：1位全加器的VHDL設(shè)計(jì) 通過(guò)兩個(gè)半加起實(shí)現(xiàn)
上傳時(shí)間： 2017-01-12
上傳用戶：徐孺
資源簡(jiǎn)介：8位全加器的VHDL描述，可用MAX+plusⅡ運(yùn)行測(cè)試
上傳時(shí)間： 2014-01-16
上傳用戶：erkuizhang
資源簡(jiǎn)介：8位全加器的VHDL語(yǔ)言描述，有需要的頂一下。
上傳時(shí)間： 2017-05-30
上傳用戶：aysyzxzm
資源簡(jiǎn)介：四位全加器，VHDL語(yǔ)言，max+plusII平臺(tái)做的
上傳時(shí)間： 2016-02-17
上傳用戶：xz85592677
資源簡(jiǎn)介：這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫(xiě)的采用結(jié)構(gòu)化描述的四位全加器，通過(guò)四次映射一位全加器的方式實(shí)現(xiàn)了四位全加器的功能，并附有數(shù)碼顯示模塊，將全加器的運(yùn)算結(jié)果輸出到數(shù)碼管顯示。
上傳時(shí)間： 2017-01-19
上傳用戶：1583060504
資源簡(jiǎn)介：用一位全加器組成四位全加器. 所用語(yǔ)言是Verilog HDL. 主要用在加法器的設(shè)計(jì)中。
上傳時(shí)間： 2015-05-02
上傳用戶：zukfu
資源簡(jiǎn)介：四位全加器語(yǔ)言描述是以文本方式上傳的，呵呵，希望大家有幫助
上傳時(shí)間： 2014-01-26
上傳用戶：siguazgb
資源簡(jiǎn)介：VHDL實(shí)現(xiàn)四位全加器，適合初學(xué)者，源程序下載
上傳時(shí)間： 2013-12-30
上傳用戶：xsnjzljj
資源簡(jiǎn)介：基于eda中VHDL語(yǔ)言的一位全加器的設(shè)計(jì)，詳細(xì)的設(shè)計(jì)過(guò)程和實(shí)驗(yàn)現(xiàn)象，相互學(xué)習(xí)
上傳時(shí)間： 2014-01-15
上傳用戶：baiom
資源簡(jiǎn)介：用VHDL寫(xiě)的一個(gè)8位全加器的實(shí)驗(yàn)程序,供新手參考
上傳時(shí)間： 2017-03-03
上傳用戶：lx9076
資源簡(jiǎn)介：用VHDL語(yǔ)言設(shè)計(jì)四位全加器，有低位進(jìn)位和高位進(jìn)位。
上傳時(shí)間： 2013-12-26
上傳用戶：6546544
資源簡(jiǎn)介：全加器的VHDL程序?qū)崿F(xiàn)及仿真
上傳時(shí)間： 2014-01-13
上傳用戶：hoperingcong
資源簡(jiǎn)介：fulladder.vhd 一位全加器 adder.vhd 四位全加器 multi4.vhd 四位并行乘法器
上傳時(shí)間： 2015-09-03
上傳用戶：上善若水
資源簡(jiǎn)介：三位全加器的源代碼，和測(cè)試代碼，用Verilog HDL實(shí)現(xiàn)的！
上傳時(shí)間： 2013-12-22
上傳用戶：erkuizhang
資源簡(jiǎn)介：雙向控制全加器的VHDL實(shí)現(xiàn) 內(nèi)含ISE工程文件
上傳時(shí)間： 2014-01-22
上傳用戶：cjl42111
資源簡(jiǎn)介：一個(gè)全加器的VHDL程序,經(jīng)過(guò)編譯和仿真.
上傳時(shí)間： 2013-12-24
上傳用戶：xhz1993
資源簡(jiǎn)介：用例化語(yǔ)句和case語(yǔ)句編寫(xiě)的全加器的VHDL描述。
上傳時(shí)間： 2017-06-15
上傳用戶：zhangyi99104144
資源簡(jiǎn)介：本設(shè)計(jì)是設(shè)計(jì)了一個(gè)4位全加器的內(nèi)容，是由4個(gè)一位全加器串聯(lián)而成的
上傳時(shí)間： 2017-08-15
上傳用戶：水口鴻勝電器
資源簡(jiǎn)介：本程序是在一位全加器的基礎(chǔ)上設(shè)計(jì)一個(gè)16位的加法器,用Verilog HDL語(yǔ)言描述.
上傳時(shí)間： 2013-12-03
上傳用戶：moerwang
資源簡(jiǎn)介：用VHDL編寫(xiě)的8位全加器,數(shù)字分頻器等程序
上傳時(shí)間： 2013-12-16
上傳用戶：ztj182002
資源簡(jiǎn)介：該程序?qū)崿F(xiàn)的是n位全加器，首先用與非門(mén)實(shí)現(xiàn)一位全家器，最后實(shí)現(xiàn)n位的全加器。
上傳時(shí)間： 2015-04-18
上傳用戶：fandeshun
資源簡(jiǎn)介：[VHDL經(jīng)典設(shè)計(jì)26例]--在xilinx芯片上調(diào)試通過(guò)--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內(nèi)部三態(tài)總線][8--含清零和同步時(shí)鐘使能的4位加法計(jì)數(shù)器][9--數(shù)控分頻器][1...
上傳時(shí)間： 2014-09-06
上傳用戶：han_zh
資源簡(jiǎn)介：通過(guò)VHDL實(shí)現(xiàn)4位全加器，8位全加器，和8位通用寄存器的設(shè)計(jì)
上傳時(shí)間： 2014-01-11
上傳用戶：lanwei
資源簡(jiǎn)介：全加器的詳細(xì)設(shè)計(jì)思路和用VHDL語(yǔ)言編寫(xiě)的詳細(xì)源代碼
上傳時(shí)間： 2014-01-12
上傳用戶：zhaiyanzhong
資源簡(jiǎn)介：這是一個(gè)4位全加器，用一個(gè)1位半價(jià)做的一位全加，然后做成的四位半加。
上傳時(shí)間： 2016-04-30
上傳用戶：上善若水
資源簡(jiǎn)介：用VHDL語(yǔ)言采用串行方法實(shí)現(xiàn)用1位全加器實(shí)現(xiàn)4位全加器
上傳時(shí)間： 2016-05-27
上傳用戶：hongmo
資源簡(jiǎn)介：這是一個(gè)利用MAX PULL 制作的VHDL的全加器的程序 如果有需要仿真圖的 請(qǐng)叫站長(zhǎng)聯(lián)系我
上傳時(shí)間： 2016-07-30
上傳用戶：asdkin
