相 關(guān) 資 源

• verilog可綜合與不可綜合語句概述免費下載

  資源簡介：關(guān)于verilog中的可綜合語句和不可綜合語句的匯總介紹

  標(biāo)簽： verilog

  上傳時間： 2013-12-09

  上傳用戶：青春給了作業(yè)95

• verilog可綜合與不可綜合語句概述免費下載

  資源簡介：關(guān)于verilog中的可綜合語句和不可綜合語句的匯總介紹

  標(biāo)簽： verilog

  上傳時間： 2013-11-27

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• 44個vhdl實例 注1： 含有不可綜合語句免費下載

  資源簡介：44個vhdl實例 注1： 含有不可綜合語句，請自行修改 注2： 一些PLD只允許I/O口對外三態(tài)，不支持內(nèi)部三態(tài)，使用時要注意 注3: 設(shè)計RAM的最好方法是利用器件廠家提供的軟件自動生成RAM元件，并在VHDL程序中例化

  標(biāo)簽： vhdl

  上傳時間： 2013-11-29

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• 注1： 含有不可綜合語句免費下載

  資源簡介：注1： 含有不可綜合語句，請自行修改 注2： 一些PLD只允許I/O口對外三態(tài)，不支持內(nèi)部三態(tài)，使用時要注意 注3: 設(shè)計RAM的最好方法是利用器件廠家提供的軟件自動生成RAM元件，并在VHDL程序中例化

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  上傳時間： 2016-05-03

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• verilog 不可綜合語句免費下載

  資源簡介：FPGA里面有一些語法是無法綜合的，我查了很多資料 加上自己的經(jīng)驗總結(jié)了本文檔 希望對大家有用。

  標(biāo)簽： verilog

  上傳時間： 2014-10-28

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• verilog 不可綜合語句免費下載

  資源簡介：FPGA里面有一些語法是無法綜合的，我查了很多資料 加上自己的經(jīng)驗總結(jié)了本文檔 希望對大家有用。

  標(biāo)簽： verilog

  上傳時間： 2013-11-23

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• Synthesizable Verilo---syntax and semantics一本很好的關(guān)于verilog可綜合設(shè)計的參考書免費下載

  資源簡介：Synthesizable Verilo---syntax and semantics一本很好的關(guān)于verilog可綜合設(shè)計的參考書

  標(biāo)簽： Synthesizable semantics verilog Verilo

  上傳時間： 2015-02-16

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• verilog 語言綜合實踐入門, 適合初學(xué)者 很好的免費下載

  資源簡介：verilog 語言綜合實踐入門, 適合初學(xué)者 很好的

  標(biāo)簽： verilog 語言 實踐 初學(xué)者

  上傳時間： 2014-01-14

  上傳用戶：從此走出陰霾

• 一篇有用的verilog語言綜合問題研究免費下載

  資源簡介：一篇有用的verilog語言綜合問題研究

  標(biāo)簽： verilog 語言

  上傳時間： 2014-01-08

  上傳用戶：hoperingcong

• verilog HDL綜合實驗源代碼免費下載

  資源簡介：verilog HDL綜合實驗源代碼，比較實用

  標(biāo)簽： verilog HDL 實驗 源代碼

  上傳時間： 2016-01-19

  上傳用戶：tb_6877751

• verilog hdl 綜合實用教程免費下載

  資源簡介：verilog hdl 綜合實用教程，一本非常實用易學(xué)易懂的書

  標(biāo)簽： verilog hdl 實用教程

  上傳時間： 2013-12-15

  上傳用戶：txfyddz

• verilog HDL 綜合實用教程免費下載

  資源簡介：·??內(nèi)容提要?本書的鮮明特色在于幫助讀者全面、正確地理解verilog硬件描述語言的綜合。本書以電路綜合為目標(biāo)，針對各種語言結(jié)構(gòu)逐一討論了其可綜合性、仿真與綜合時的語義差別以及相關(guān)的各種相關(guān)的各種用法，給出了大量示例，對各種似是而非的用法作了對...

  標(biāo)簽： nbsp verilog HDL 實用教程

  上傳時間： 2013-07-01

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• verilog_HDL的基本語法詳解（夏宇聞版）免費下載

  資源簡介：????????verilog_HDL的基本語法詳解（夏宇聞版）:verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用verilog HDL描述的電路設(shè)計就是該電路的verilog HDL模型。verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功...

  標(biāo)簽： verilog_HDL

  上傳時間： 2013-11-23

  上傳用戶：青春給了作業(yè)95

• verilog_HDL的基本語法詳解（夏宇聞版）免費下載

  資源簡介：????????verilog_HDL的基本語法詳解（夏宇聞版）:verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用verilog HDL描述的電路設(shè)計就是該電路的verilog HDL模型。verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功...

  標(biāo)簽： verilog_HDL

  上傳時間： 2014-12-04

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• 8位的a/d行為模型免費下載

  資源簡介：8位的a/d行為模型，可以應(yīng)用于modelsim等環(huán)境下的仿真，不可綜合。

  標(biāo)簽： 8位 行為模型

  上傳時間： 2014-01-06

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• hdb3的發(fā)送端源代碼免費下載

  資源簡介：hdb3的發(fā)送端源代碼，采用verilog可綜合格式書寫。已經(jīng)在多款fpga和cpld芯片成功綜合實現(xiàn)。

  標(biāo)簽： hdb3 發(fā)送 源代碼

  上傳時間： 2013-12-26

  上傳用戶：924484786

• 本人根據(jù)opencores.org上的cordic算法改寫的可配置位寬的cordic算法免費下載

  資源簡介：本人根據(jù)opencores.org上的cordic算法改寫的可配置位寬的cordic算法，并且在原始的級聯(lián)型的基礎(chǔ)上編寫的循環(huán)(iterative)型的cordic,可通過generic配置。帶一個不可綜合和可綜合的testbench(for altera)。稍微改動可應(yīng)用于xilinx fpga

  標(biāo)簽： cordic opencores org 算法

  上傳時間： 2017-04-10

  上傳用戶：ljt101007

• EDA 工具的使用免費下載

  資源簡介：EDA 工具的使用，及verilog和VHDL語句講解！有實際例子即仿真過程！

  標(biāo)簽： EDA

  上傳時間： 2013-12-12

  上傳用戶：日光微瀾

• 有實驗結(jié)果,用MOSIN6編寫的,是verilog HDL語言實現(xiàn)的. 練習(xí)三 利用條件語句實現(xiàn)計數(shù)分頻時序電路 實驗?zāi)康模? 1. 掌握條件語句在簡單時序模塊設(shè)計中的使用； 2. 學(xué)習(xí)在Ver免費下載

  資源簡介：有實驗結(jié)果,用MOSIN6編寫的,是verilog HDL語言實現(xiàn)的. 練習(xí)三 利用條件語句實現(xiàn)計數(shù)分頻時序電路 實驗?zāi)康模? 1. 掌握條件語句在簡單時序模塊設(shè)計中的使用； 2. 學(xué)習(xí)在verilog模塊中應(yīng)用計數(shù)器； 3. 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。 練習(xí)四 ...

  標(biāo)簽： verilog MOSIN6 HDL Ver

  上傳時間： 2016-11-19

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• verilog HDL數(shù)字設(shè)計與綜合（第二版）免費下載

  資源簡介：·本書從用戶的角度全面闡述了verilog HDL語言的重要細(xì)節(jié)和基本設(shè)計方法，并詳細(xì)介紹了verilog 2001版的主要改進(jìn)部分。本書重點關(guān)注如何應(yīng)用verilog語言進(jìn)行數(shù)字電路和系統(tǒng)的設(shè)計和驗證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及...

  標(biāo)簽： verilog nbsp HDL 數(shù)字設(shè)計

  上傳時間： 2013-04-24

  上傳用戶：gyq

• arm9_fpga2_verilog是一個可以綜合的用verilog寫的arm9的ip軟核免費下載

  資源簡介：arm9_fpga2_verilog是一個可以綜合的用verilog寫的arm9的ip軟核，對學(xué)習(xí)arm和FPGA開發(fā)有幫助。

  標(biāo)簽： verilog fpga arm9 arm

  上傳時間： 2013-08-23

  上傳用戶：xlcky

• verilog編碼與綜合中的非阻塞性賦值免費下載

  資源簡介：verilog編碼與綜合中的非阻塞性賦值

  標(biāo)簽： verilog 編碼 非阻塞性賦值

  上傳時間： 2013-12-23

  上傳用戶：杜瑩12345

• 綜合命令,約束語句免費下載

  資源簡介：綜合命令,約束語句

  標(biāo)簽： 命令

  上傳時間： 2015-02-27

  上傳用戶：彭玖華

• 能綜合的YCrCb2RGB模塊（verilog)_采用3級流水線,用fpga做小數(shù)運算免費下載

  資源簡介：能綜合的YCrCb2RGB模塊（verilog)_采用3級流水線,用fpga做小數(shù)運算，還有就是流水線技術(shù)

  標(biāo)簽： YCrCb2RGB verilog fpga 模塊

  上傳時間： 2013-12-06

  上傳用戶：aa17807091

• 一個可綜合的串并轉(zhuǎn)換接口verilog源代碼免費下載

  資源簡介：一個可綜合的串并轉(zhuǎn)換接口verilog源代碼

  標(biāo)簽： verilog 串并轉(zhuǎn)換 接口 源代碼

  上傳時間： 2014-01-07

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• SDRAM 控制器的verilog代碼 經(jīng)過綜合驗證過的.無截壓密碼免費下載

  資源簡介：SDRAM 控制器的verilog代碼 經(jīng)過綜合驗證過的.無截壓密碼

  標(biāo)簽： verilog SDRAM 控制器 代碼

  上傳時間： 2013-12-19

  上傳用戶：semi1981

• 拿verilog和vhdl編寫的串口通信代碼(可綜合)免費下載

  資源簡介：拿verilog和vhdl編寫的串口通信代碼(可綜合)

  標(biāo)簽： verilog vhdl 編寫 串口通信

  上傳時間： 2015-08-22

  上傳用戶：bcjtao

• 一個可以綜合的verilog 寫的FIFO存儲器 內(nèi)附文檔說明免費下載

  資源簡介：一個可以綜合的verilog 寫的FIFO存儲器 內(nèi)附文檔說明

  標(biāo)簽： verilog FIFO 存儲器 文檔

  上傳時間： 2015-11-15

  上傳用戶：Avoid98

• 本書是一本verilog語言設(shè)計和綜合手冊,對學(xué)習(xí)verilog語言有很大作用,值得閱讀.免費下載

  資源簡介：本書是一本verilog語言設(shè)計和綜合手冊,對學(xué)習(xí)verilog語言有很大作用,值得閱讀.

  標(biāo)簽： verilog 語言

  上傳時間： 2015-11-21

  上傳用戶：hustfanenze

• FIFO的verilog程序 已在modelsim中編譯通過 并且可以通過DC進(jìn)行綜合免費下載

  資源簡介：FIFO的verilog程序 已在modelsim中編譯通過 并且可以通過DC進(jìn)行綜合

  標(biāo)簽： modelsim verilog FIFO 程序

  上傳時間： 2015-11-22

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