FPGA里面有一些語法是無法綜合的，我查了很多資料 加上自己的經(jīng)驗(yàn)總結(jié)了本文檔 希望對(duì)大家有用。
資源簡介：關(guān)于verilog中的可綜合語句和不可綜合語句的匯總介紹
上傳時(shí)間： 2013-12-09
上傳用戶：青春給了作業(yè)95
資源簡介：關(guān)于verilog中的可綜合語句和不可綜合語句的匯總介紹
上傳時(shí)間： 2013-11-27
上傳用戶：squershop
資源簡介：44個(gè)vhdl實(shí)例 注1： 含有不可綜合語句，請(qǐng)自行修改 注2： 一些PLD只允許I/O口對(duì)外三態(tài)，不支持內(nèi)部三態(tài)，使用時(shí)要注意 注3: 設(shè)計(jì)RAM的最好方法是利用器件廠家提供的軟件自動(dòng)生成RAM元件，并在VHDL程序中例化
上傳時(shí)間： 2013-11-29
上傳用戶：liansi
資源簡介：注1： 含有不可綜合語句，請(qǐng)自行修改 注2： 一些PLD只允許I/O口對(duì)外三態(tài)，不支持內(nèi)部三態(tài)，使用時(shí)要注意 注3: 設(shè)計(jì)RAM的最好方法是利用器件廠家提供的軟件自動(dòng)生成RAM元件，并在VHDL程序中例化
上傳時(shí)間： 2016-05-03
上傳用戶：dsgkjgkjg
資源簡介：FPGA里面有一些語法是無法綜合的，我查了很多資料 加上自己的經(jīng)驗(yàn)總結(jié)了本文檔 希望對(duì)大家有用。
上傳時(shí)間： 2014-10-28
上傳用戶：魚哥哥你好
資源簡介：FPGA里面有一些語法是無法綜合的，我查了很多資料 加上自己的經(jīng)驗(yàn)總結(jié)了本文檔 希望對(duì)大家有用。
上傳時(shí)間： 2013-11-23
上傳用戶：一諾88
資源簡介：Synthesizable Verilo---syntax and semantics一本很好的關(guān)于verilog可綜合設(shè)計(jì)的參考書
上傳時(shí)間： 2015-02-16
上傳用戶：葉山豪
資源簡介：verilog 語言綜合實(shí)踐入門, 適合初學(xué)者 很好的
上傳時(shí)間： 2014-01-14
上傳用戶：從此走出陰霾
資源簡介：一篇有用的verilog語言綜合問題研究
上傳時(shí)間： 2014-01-08
上傳用戶：hoperingcong
資源簡介：verilog HDL綜合實(shí)驗(yàn)源代碼，比較實(shí)用
上傳時(shí)間： 2016-01-19
上傳用戶：tb_6877751
資源簡介：verilog hdl 綜合實(shí)用教程，一本非常實(shí)用易學(xué)易懂的書
上傳時(shí)間： 2013-12-15
上傳用戶：txfyddz
資源簡介：·??內(nèi)容提要?本書的鮮明特色在于幫助讀者全面、正確地理解verilog硬件描述語言的綜合。本書以電路綜合為目標(biāo)，針對(duì)各種語言結(jié)構(gòu)逐一討論了其可綜合性、仿真與綜合時(shí)的語義差別以及相關(guān)的各種相關(guān)的各種用法，給出了大量示例，對(duì)各種似是而非的用法作了對(duì)...
上傳時(shí)間： 2013-07-01
上傳用戶：努力努力再努力
資源簡介：????????verilog_HDL的基本語法詳解（夏宇聞版）:verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用verilog HDL描述的電路設(shè)計(jì)就是該電路的verilog HDL模型。verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功...
上傳時(shí)間： 2013-11-23
上傳用戶：青春給了作業(yè)95
資源簡介：????????verilog_HDL的基本語法詳解（夏宇聞版）:verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用verilog HDL描述的電路設(shè)計(jì)就是該電路的verilog HDL模型。verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功...
上傳時(shí)間： 2014-12-04
上傳用戶：cppersonal
資源簡介：8位的a/d行為模型，可以應(yīng)用于modelsim等環(huán)境下的仿真，不可綜合。
上傳時(shí)間： 2014-01-06
上傳用戶：invtnewer
資源簡介：hdb3的發(fā)送端源代碼，采用verilog可綜合格式書寫。已經(jīng)在多款fpga和cpld芯片成功綜合實(shí)現(xiàn)。
上傳時(shí)間： 2013-12-26
上傳用戶：924484786
資源簡介：本人根據(jù)opencores.org上的cordic算法改寫的可配置位寬的cordic算法，并且在原始的級(jí)聯(lián)型的基礎(chǔ)上編寫的循環(huán)(iterative)型的cordic,可通過generic配置。帶一個(gè)不可綜合和可綜合的testbench(for altera)。稍微改動(dòng)可應(yīng)用于xilinx fpga
上傳時(shí)間： 2017-04-10
上傳用戶：ljt101007
資源簡介：EDA 工具的使用，及verilog和VHDL語句講解！有實(shí)際例子即仿真過程！
上傳時(shí)間： 2013-12-12
上傳用戶：日光微瀾
資源簡介：有實(shí)驗(yàn)結(jié)果,用MOSIN6編寫的,是verilog HDL語言實(shí)現(xiàn)的. 練習(xí)三 利用條件語句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路 實(shí)驗(yàn)?zāi)康模? 1. 掌握條件語句在簡單時(shí)序模塊設(shè)計(jì)中的使用； 2. 學(xué)習(xí)在verilog模塊中應(yīng)用計(jì)數(shù)器； 3. 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。 練習(xí)四 ...
上傳時(shí)間： 2016-11-19
上傳用戶：mhp0114
資源簡介：·本書從用戶的角度全面闡述了verilog HDL語言的重要細(xì)節(jié)和基本設(shè)計(jì)方法，并詳細(xì)介紹了verilog 2001版的主要改進(jìn)部分。本書重點(diǎn)關(guān)注如何應(yīng)用verilog語言進(jìn)行數(shù)字電路和系統(tǒng)的設(shè)計(jì)和驗(yàn)證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及...
上傳時(shí)間： 2013-04-24
上傳用戶：gyq
資源簡介：arm9_fpga2_verilog是一個(gè)可以綜合的用verilog寫的arm9的ip軟核，對(duì)學(xué)習(xí)arm和FPGA開發(fā)有幫助。
上傳時(shí)間： 2013-08-23
上傳用戶：xlcky
資源簡介：verilog編碼與綜合中的非阻塞性賦值
上傳時(shí)間： 2013-12-23
上傳用戶：杜瑩12345
資源簡介：綜合命令,約束語句
上傳時(shí)間： 2015-02-27
上傳用戶：彭玖華
資源簡介：能綜合的YCrCb2RGB模塊（verilog)_采用3級(jí)流水線,用fpga做小數(shù)運(yùn)算，還有就是流水線技術(shù)
上傳時(shí)間： 2013-12-06
上傳用戶：aa17807091
資源簡介：一個(gè)可綜合的串并轉(zhuǎn)換接口verilog源代碼
上傳時(shí)間： 2014-01-07
上傳用戶：txfyddz
資源簡介：SDRAM 控制器的verilog代碼 經(jīng)過綜合驗(yàn)證過的.無截壓密碼
上傳時(shí)間： 2013-12-19
上傳用戶：semi1981
資源簡介：拿verilog和vhdl編寫的串口通信代碼(可綜合)
上傳時(shí)間： 2015-08-22
上傳用戶：bcjtao
資源簡介：一個(gè)可以綜合的verilog 寫的FIFO存儲(chǔ)器 內(nèi)附文檔說明
上傳時(shí)間： 2015-11-15
上傳用戶：Avoid98
資源簡介：本書是一本verilog語言設(shè)計(jì)和綜合手冊(cè),對(duì)學(xué)習(xí)verilog語言有很大作用,值得閱讀.
上傳時(shí)間： 2015-11-21
上傳用戶：hustfanenze
資源簡介：FIFO的verilog程序 已在modelsim中編譯通過 并且可以通過DC進(jìn)行綜合
上傳時(shí)間： 2015-11-22
上傳用戶：qq521
