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本文為用vhdl語言編寫的38譯碼器，為doc格式，請先復制到相應軟件例如maxplus中再使用。
標簽： vhdl 語言 編寫 譯碼器
上傳時間： 2013-12-21
上傳用戶：思琦琦
用VHDL語言設計維特比 解碼器 是VHDL原代碼用ModelSim XE III 6.3c軟件實現仿真
標簽： VHDL ModelSim III 6.3
上傳時間： 2013-12-09
上傳用戶：qiao8960
此程序是用VHDL硬件描述語言編寫的,實現四位全加器的功能
標簽： VHDL 程序 硬件描述語言 全加器
上傳時間： 2017-01-07
上傳用戶：天誠24
vhdl語言的100個例子 VHDL語言100例 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數據類型 第10例 函數
標簽： 100 vhdl VHDL 語言
上傳時間： 2013-12-13
上傳用戶：古谷仁美
采用VHDL語言編寫的二-十進制編碼器，在MAX+plus軟件上實現，其中包括演示截圖。
標簽： VHDL 語言 編寫 十進制
上傳時間： 2017-01-11
上傳用戶：sssl
采用VHDL語言編寫8線-3線優先編碼器，在MAX+plus軟件下實現。
標簽： VHDL 語言 編寫 編碼器
上傳用戶：yan2267246
1位全加器的vhdl設計 通過兩個半加起實現
標簽： vhdl 全加器
上傳時間： 2017-01-12
上傳用戶：徐孺
用vhdl語句描述4位等值比較器，4選1多路選擇器，8位奇偶校驗電路功能
標簽： vhdl 比較器
上傳時間： 2014-01-15
上傳用戶：FreeSky
用vhdl語言編寫設計8位總線收發器，很不錯，大家快下啊
標簽： vhdl 8位 語言 編寫
上傳時間： 2017-01-15
上傳用戶：ztj182002
這是用VHDL語言編寫的3-8編碼器，可以看到程序簡單可行
上傳時間： 2017-01-19
上傳用戶：愛死愛死
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