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IBIS 模型在做類似板級SI 仿真得到廣泛應(yīng)用。在做仿真的初級階段，經(jīng)常對于ibis 模型的描述有些疑問，只知道把模型拿來轉(zhuǎn)換為軟件所支持的格式或者直接使用，而對于IBIS 模型里面的數(shù)據(jù)描述什么都不算很明白，因此下面的一些描述是整理出來的一點對于ibis 的基本理解。在此引用很多presention來描述ibis 內(nèi)容（有的照抄過來，阿彌陀佛，不要說抄襲，只不過習(xí)慣信手拈來說明一些問題），僅此向如muranyi 等ibis 先驅(qū)者致敬。本文難免有些錯誤或者考慮不周，隨時歡迎進行討論并對其進行修改！IBIS 模型的一些基本概念I(lǐng)BIS 這個詞是Input/Output buffer information specification 的縮寫。本文是基于IBIS ver3.2 所撰寫出來（www.eigroup.org/IBIS/可下載到各種版本spec）,ver4.2增加很多新特性，由于在目前設(shè)計中沒用到不予以討論。。。在業(yè)界經(jīng)常會把spice 模型描述為transistor model 是因為它描述很多電路細(xì)節(jié)問題。而把ibis 模型描述為behavioral model 是因為它并不象spice 模型那樣描述電路的構(gòu)成，IBIS 模型描述的只不過是電路的一種外在表現(xiàn)，象個黑匣子一樣，輸入什么然后就得到輸出結(jié)果，而不需要了解里面驅(qū)動或者接收的電路構(gòu)成。因此有所謂的garbage in, garbage out，ibis 模型的仿真精度依賴于模型的準(zhǔn)確度以及考慮的worse case，因此無論你的模型如何精確而考慮的worse case 不周全或者你考慮的worse case 如何周全而模型不精確，都是得不到較好的仿真精度。
上傳時間： 2013-10-16
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴(yán)格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習(xí)就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時間： 2014-12-04
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Arria V系列 FPGA芯片基本描述 （1）28nm FPGA，在成本、功耗和性能上達到均衡； （2）包括低功耗6G和10G串行收發(fā)器； （3）總功耗比6G Arria II FPGA低40%； （4）豐富的硬核IP模塊，提高了集成度 （5）目前市場上支持10.3125Gbps收發(fā)器技術(shù)、功耗最低的中端FPGA。
上傳時間： 2013-10-21
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自回歸功率譜密度（AR-PSD）方法的基礎(chǔ)是生物組織的離散散射體模型〔超聲體模〕理論，該模型認(rèn)為生物組織為半規(guī)則的散射體分布的，這種方法是基于溫度和頻移的相關(guān)特性。本文介紹超聲回波信號對HIFU（High Intensity Focused Ultrasound）治療的測溫技術(shù)，從測溫模型和算法，實驗儀器的設(shè)計和構(gòu)建，仿真和離體實驗中獲取了一套有效的測溫方法，利用Matlab7.1和VC++6.0作為工具對超聲回波信號進行計算機仿真，并從實驗獲得的超聲回波信號中分析出具體的溫度變化，驗證了算法的可行性。
上傳時間： 2013-11-13
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為有效合理利用雷達資源和解決雷達測量值與運動狀態(tài)間的非線性關(guān)系以及目標(biāo)狀態(tài)本身可能出現(xiàn)的非線性，提出了一種基于交互式多模型粒子濾波（IMMPF）的相控陣?yán)走_自適應(yīng)采樣目標(biāo)跟蹤方法。將交互式多模型粒子濾波一步預(yù)測值的后驗克拉美羅矩陣代替預(yù)測協(xié)方差矩陣，通過該矩陣的跡與某一門限值比較來更新采樣周期以適應(yīng)目標(biāo)運動狀態(tài)的變化。將該方法與基于量測轉(zhuǎn)換的IMM自適應(yīng)采樣算法進行仿真實驗，表明了該算法的有效性。
標(biāo)簽： 交互式 多模型 粒子濾波 相控陣?yán)走_
上傳時間： 2013-10-09
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灰色預(yù)測模型稱為CM模型，G為grey的第一個字母，M為model的第一個字母。GM（1，1）表示一階的，一個變量的微分方程型預(yù)測模型。GM（1，1）是一階單序列的線性動態(tài)模型，主要用于時間序列預(yù)測。 一、GM（1，1）建模 設(shè)有數(shù)列 共有 個觀察值 對 作累加生成，得到新的數(shù)列 ，其元素 （5-1） 有： 對數(shù)列 ，可建立預(yù)測模型的白化形式方程， （5-2） 式中： ——為待估計參數(shù)。分別稱為發(fā)展灰數(shù)和內(nèi)生控制灰數(shù)。設(shè) 為待估計參數(shù)向量 則 按最小二乘法求解， 有： （5-3） 式中： （5-4） （5-5） 將（5-3）式求得的 代入（5-2）式，并解微分方程，有 （1，1）預(yù)測模型為： （5-6）
標(biāo)簽： 灰色預(yù)測模型 模型
上傳時間： 2015-03-04
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simulink命令集（轉(zhuǎn)載） 仿真命令： sim ---仿真運行一個simulink模塊 sldebug ---調(diào)試一個simulink模塊 simset ---設(shè)置仿真參數(shù) simget ---獲取仿真參數(shù) 線性化和整理命令： linmod ---從連續(xù)時間系統(tǒng)中獲取線性模型(狀態(tài)方程)
標(biāo)簽： simulink sldebug simset simget
上傳時間： 2013-12-19
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詳細(xì)地討論Sun公司的Java數(shù)據(jù)對象（JDO）標(biāo)準(zhǔn)。JDO允許我們使用Java對象，支持事務(wù)和多用戶。與ODBC不同的是，它使我們無需考慮SQL和與數(shù)據(jù)庫有關(guān)的其他東西。它與串行化也有所區(qū)別，因為它支持多個用戶和事務(wù)。JDO允許Java開發(fā)人員將他們的數(shù)據(jù)模型用作數(shù)據(jù)模型，無需在“數(shù)據(jù)端”、“對象端”之間的轉(zhuǎn)移方面花費大量的時間
上傳時間： 2014-01-24
上傳用戶：tedo811
本程序是數(shù)據(jù)挖掘中的關(guān)聯(lián)規(guī)則模型中著名的Aprior算法的VC實現(xiàn)程序，可用于知識發(fā)現(xiàn)、數(shù)據(jù)挖掘、人工智能、模式識別等領(lǐng)域（請先解壓文件）
標(biāo)簽： Aprior 程序 數(shù)據(jù)挖掘 關(guān)聯(lián)規(guī)則
上傳時間： 2013-12-27
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考慮L的三個不同值：L＝256（3個數(shù)據(jù)段），L＝128(7個數(shù)據(jù)段)和L=64（15個數(shù)據(jù)段）。各自的譜估計圖如上圖所示。可以明顯的看到，加窗明顯的減小了頻譜上的假譜峰，但也更加進一步平滑了譜峰。所以，對于L＝64的情況，在ω＝0.8π的譜線可以很確定的辨認(rèn)，但是那兩個靠近的譜峰不容易區(qū)分。對于L＝128的情況，這種情況提供了在分離和檢測間最好的均衡。當(dāng)然，對于在L＝256時的情況，效果是更好的，能夠從譜估計圖上明顯的分辨出三條譜線的存在以及它們幅度關(guān)系的強弱。 除了Welch法外，還可以采用對多個周期圖求平均的功率譜估計方法的其他方法如Bartlett法等等，在功率譜估計上也能取得較好的結(jié)果。
標(biāo)簽： 256 數(shù)據(jù)段
上傳時間： 2013-12-02
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