IBIS 模型在做類似板級(jí)SI 仿真得到廣泛應(yīng)用。在做仿真的初級(jí)階段，經(jīng)常對(duì)于ibis 模型的描述有些疑問，只知道把模型拿來(lái)轉(zhuǎn)換為軟件所支持的格式或者直接使用，而對(duì)于IBIS 模型里面的數(shù)據(jù)描述什么都不算很明白，因此下面的一些描述是整理出來(lái)的一點(diǎn)對(duì)于ibis 的基本理解。在此引用很多presention來(lái)描述ibis 內(nèi)容（有的照抄過來(lái)，阿彌陀佛，不要說抄襲，只不過習(xí)慣信手拈來(lái)說明一些問題），僅此向如muranyi 等ibis 先驅(qū)者致敬。本文難免有些錯(cuò)誤或者考慮不周，隨時(shí)歡迎進(jìn)行討論并對(duì)其進(jìn)行修改！IBIS 模型的一些基本概念I(lǐng)BIS 這個(gè)詞是Input/Output buffer information specification 的縮寫。本文是基于IBIS ver3.2 所撰寫出來(lái)（www.eigroup.org/IBIS/可下載到各種版本spec）,ver4.2增加很多新特性，由于在目前設(shè)計(jì)中沒用到不予以討論。。。在業(yè)界經(jīng)常會(huì)把spice 模型描述為transistor model 是因?yàn)樗枋龊芏嚯娐芳?xì)節(jié)問題。而把ibis 模型描述為behavioral model 是因?yàn)樗⒉幌髎pice 模型那樣描述電路的構(gòu)成，IBIS 模型描述的只不過是電路的一種外在表現(xiàn)，象個(gè)黑匣子一樣，輸入什么然后就得到輸出結(jié)果，而不需要了解里面驅(qū)動(dòng)或者接收的電路構(gòu)成。因此有所謂的garbage in, garbage out，ibis 模型的仿真精度依賴于模型的準(zhǔn)確度以及考慮的worse case，因此無(wú)論你的模型如何精確而考慮的worse case 不周全或者你考慮的worse case 如何周全而模型不精確，都是得不到較好的仿真精度。
上傳時(shí)間： 2013-10-16
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Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： 系統(tǒng)級(jí)（system）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。 算法級(jí)（algorithm）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 門級(jí)（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。 Verilog HDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過程性的語(yǔ)言，其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語(yǔ)言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過程的啟動(dòng)時(shí)間。 · 通過命名的事件來(lái)觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 · Verilog HDL語(yǔ)言作為一種結(jié)構(gòu)化的語(yǔ)言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能： - 提供了完整的一套組合型原語(yǔ)（primitive）; - 提供了雙向通路和電阻器件的原語(yǔ); - 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。 Verilog HDL的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語(yǔ)來(lái)建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來(lái)降低不確定條件的影響。 Verilog HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類似C語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：if語(yǔ)句、case語(yǔ)句等和C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語(yǔ)法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時(shí)間： 2014-12-04
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Arria V系列 FPGA芯片基本描述 （1）28nm FPGA，在成本、功耗和性能上達(dá)到均衡； （2）包括低功耗6G和10G串行收發(fā)器； （3）總功耗比6G Arria II FPGA低40%； （4）豐富的硬核IP模塊，提高了集成度 （5）目前市場(chǎng)上支持10.3125Gbps收發(fā)器技術(shù)、功耗最低的中端FPGA。
上傳時(shí)間： 2013-10-21
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自回歸功率譜密度（AR-PSD）方法的基礎(chǔ)是生物組織的離散散射體模型〔超聲體模〕理論，該模型認(rèn)為生物組織為半規(guī)則的散射體分布的，這種方法是基于溫度和頻移的相關(guān)特性。本文介紹超聲回波信號(hào)對(duì)HIFU（High Intensity Focused Ultrasound）治療的測(cè)溫技術(shù)，從測(cè)溫模型和算法，實(shí)驗(yàn)儀器的設(shè)計(jì)和構(gòu)建，仿真和離體實(shí)驗(yàn)中獲取了一套有效的測(cè)溫方法，利用Matlab7.1和VC++6.0作為工具對(duì)超聲回波信號(hào)進(jìn)行計(jì)算機(jī)仿真，并從實(shí)驗(yàn)獲得的超聲回波信號(hào)中分析出具體的溫度變化，驗(yàn)證了算法的可行性。
標(biāo)簽： HIFU AR模型 無(wú)損測(cè)溫 方法研究
上傳時(shí)間： 2013-11-13
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為有效合理利用雷達(dá)資源和解決雷達(dá)測(cè)量值與運(yùn)動(dòng)狀態(tài)間的非線性關(guān)系以及目標(biāo)狀態(tài)本身可能出現(xiàn)的非線性，提出了一種基于交互式多模型粒子濾波（IMMPF）的相控陣?yán)走_(dá)自適應(yīng)采樣目標(biāo)跟蹤方法。將交互式多模型粒子濾波一步預(yù)測(cè)值的后驗(yàn)克拉美羅矩陣代替預(yù)測(cè)協(xié)方差矩陣，通過該矩陣的跡與某一門限值比較來(lái)更新采樣周期以適應(yīng)目標(biāo)運(yùn)動(dòng)狀態(tài)的變化。將該方法與基于量測(cè)轉(zhuǎn)換的IMM自適應(yīng)采樣算法進(jìn)行仿真實(shí)驗(yàn)，表明了該算法的有效性。
標(biāo)簽： 交互式 多模型 粒子濾波 相控陣?yán)走_(dá)
上傳時(shí)間： 2013-10-09
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灰色預(yù)測(cè)模型稱為CM模型，G為grey的第一個(gè)字母，M為model的第一個(gè)字母。GM（1，1）表示一階的，一個(gè)變量的微分方程型預(yù)測(cè)模型。GM（1，1）是一階單序列的線性動(dòng)態(tài)模型，主要用于時(shí)間序列預(yù)測(cè)。 一、GM（1，1）建模 設(shè)有數(shù)列 共有 個(gè)觀察值 對(duì) 作累加生成，得到新的數(shù)列 ，其元素 （5-1） 有： 對(duì)數(shù)列 ，可建立預(yù)測(cè)模型的白化形式方程， （5-2） 式中： ——為待估計(jì)參數(shù)。分別稱為發(fā)展灰數(shù)和內(nèi)生控制灰數(shù)。設(shè) 為待估計(jì)參數(shù)向量 則 按最小二乘法求解， 有： （5-3） 式中： （5-4） （5-5） 將（5-3）式求得的 代入（5-2）式，并解微分方程，有 （1，1）預(yù)測(cè)模型為： （5-6）
標(biāo)簽： 灰色預(yù)測(cè)模型 模型
上傳時(shí)間： 2015-03-04
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simulink命令集（轉(zhuǎn)載） 仿真命令： sim ---仿真運(yùn)行一個(gè)simulink模塊 sldebug ---調(diào)試一個(gè)simulink模塊 simset ---設(shè)置仿真參數(shù) simget ---獲取仿真參數(shù) 線性化和整理命令： linmod ---從連續(xù)時(shí)間系統(tǒng)中獲取線性模型(狀態(tài)方程)
標(biāo)簽： simulink sldebug simset simget
上傳時(shí)間： 2013-12-19
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詳細(xì)地討論Sun公司的Java數(shù)據(jù)對(duì)象（JDO）標(biāo)準(zhǔn)。JDO允許我們使用Java對(duì)象，支持事務(wù)和多用戶。與ODBC不同的是，它使我們無(wú)需考慮SQL和與數(shù)據(jù)庫(kù)有關(guān)的其他東西。它與串行化也有所區(qū)別，因?yàn)樗С侄鄠€(gè)用戶和事務(wù)。JDO允許Java開發(fā)人員將他們的數(shù)據(jù)模型用作數(shù)據(jù)模型，無(wú)需在“數(shù)據(jù)端”、“對(duì)象端”之間的轉(zhuǎn)移方面花費(fèi)大量的時(shí)間
標(biāo)簽： Java JDO Sun 對(duì)象
上傳時(shí)間： 2014-01-24
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本程序是數(shù)據(jù)挖掘中的關(guān)聯(lián)規(guī)則模型中著名的Aprior算法的VC實(shí)現(xiàn)程序，可用于知識(shí)發(fā)現(xiàn)、數(shù)據(jù)挖掘、人工智能、模式識(shí)別等領(lǐng)域（請(qǐng)先解壓文件）
標(biāo)簽： Aprior 程序 數(shù)據(jù)挖掘 關(guān)聯(lián)規(guī)則
上傳時(shí)間： 2013-12-27
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考慮L的三個(gè)不同值：L＝256（3個(gè)數(shù)據(jù)段），L＝128(7個(gè)數(shù)據(jù)段)和L=64（15個(gè)數(shù)據(jù)段）。各自的譜估計(jì)圖如上圖所示。可以明顯的看到，加窗明顯的減小了頻譜上的假譜峰，但也更加進(jìn)一步平滑了譜峰。所以，對(duì)于L＝64的情況，在ω＝0.8π的譜線可以很確定的辨認(rèn)，但是那兩個(gè)靠近的譜峰不容易區(qū)分。對(duì)于L＝128的情況，這種情況提供了在分離和檢測(cè)間最好的均衡。當(dāng)然，對(duì)于在L＝256時(shí)的情況，效果是更好的，能夠從譜估計(jì)圖上明顯的分辨出三條譜線的存在以及它們幅度關(guān)系的強(qiáng)弱。 除了Welch法外，還可以采用對(duì)多個(gè)周期圖求平均的功率譜估計(jì)方法的其他方法如Bartlett法等等，在功率譜估計(jì)上也能取得較好的結(jié)果。
標(biāo)簽： 256 數(shù)據(jù)段
上傳時(shí)間： 2013-12-02
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