同步技術(shù)在許多通訊系統(tǒng)中都是至關(guān)重要的，而WCDMA作為第三代移動(dòng)通信的標(biāo)準(zhǔn)之一，對(duì)其同步算法進(jìn)行研究是非常必要的。FPGA在許多硬件實(shí)現(xiàn)中充當(dāng)了很重要的角色，所以研究如何在FPGA上實(shí)現(xiàn)同步算法是非常具有實(shí)際意義的。 本文討論了三步小區(qū)搜索的算法，仿真了其性能，并且對(duì)如何進(jìn)行算法的FPGA移植展開(kāi)了深入的討論。 本文對(duì)三步小區(qū)搜索的算法按照算法計(jì)算量和運(yùn)算速度的標(biāo)準(zhǔn)分別進(jìn)行了比較和討論，并以節(jié)省資源和運(yùn)行穩(wěn)定為前提進(jìn)行了FPGA移植。最終在主同步中提出了改進(jìn)型的PSC匹配濾波器算法，在FPGA上提出了采用指針型雙口RAM的實(shí)現(xiàn)方式；在輔同步中提出了改進(jìn)型PFHT算法并采用查表遍歷算法判決，在FPGA上提出了用綜合型邏輯方式來(lái)實(shí)現(xiàn)；在導(dǎo)頻同步中采用了移位寄存器式擾碼生成算法，并引入了計(jì)分制判決算法。 與以往的WCDMA同步的FPGA實(shí)現(xiàn)相比，本文提出的實(shí)現(xiàn)方案巧妙地利用了FPGA的并行運(yùn)算結(jié)構(gòu)，在XILINX的V4芯片上只用了500個(gè)slice就完成了整個(gè)小區(qū)搜索，最大限度地節(jié)省了資源，為小區(qū)搜索在FPGA中的模塊小型化提供了途徑。
上傳時(shí)間： 2013-08-05
上傳用戶(hù)：leileiq
隨著信息技術(shù)和電子技術(shù)的進(jìn)步和日益成熟，計(jì)算機(jī)數(shù)據(jù)采集技術(shù)得到了廣泛應(yīng)用。由于ISA數(shù)據(jù)采集卡的固有缺陷，PCI接口的數(shù)據(jù)采集卡將逐漸取代ISA數(shù)據(jù)采集卡，成為數(shù)據(jù)采集的主流。為了簡(jiǎn)化PCI數(shù)據(jù)采集卡結(jié)構(gòu)，提高數(shù)據(jù)采集可靠性，本文研究并開(kāi)發(fā)了一種基于FPGA的PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)。 論文對(duì)PCI對(duì)目標(biāo)設(shè)備數(shù)據(jù)采集卡實(shí)現(xiàn)的原理和方法進(jìn)行了深入研究，設(shè)計(jì)了基于FPGA的PCI數(shù)據(jù)采集卡的硬件電路，通過(guò)在FPGA中嵌入了PCI目標(biāo)設(shè)備的IP核與用戶(hù)邏輯部分，構(gòu)成了SOPC系統(tǒng)。使用Verilog硬件描述語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)了FPGA內(nèi)部采集數(shù)據(jù)管理、數(shù)據(jù)管理寄存器和FIFO數(shù)據(jù)緩沖隊(duì)列等模塊電路。利用ModelSim對(duì)PCI系統(tǒng)進(jìn)行了仿真。完成了系統(tǒng)硬件電路PCB板的設(shè)計(jì)，最終制作了PCI數(shù)據(jù)采集卡。 論文針對(duì)PCI結(jié)構(gòu)的數(shù)據(jù)采集卡系統(tǒng)軟件需求，研究了WDM設(shè)備驅(qū)動(dòng)軟件、Windows環(huán)境的簡(jiǎn)易虛擬示波器以及簡(jiǎn)易虛擬邏輯儀實(shí)現(xiàn)原理和方法。利用DriverStudio+Windows DDK for XP+VC6的軟件平臺(tái)，開(kāi)發(fā)了WDM設(shè)備驅(qū)動(dòng)程序。實(shí)現(xiàn)了Windows環(huán)境的簡(jiǎn)易虛擬示波器，和簡(jiǎn)易虛擬邏輯儀。系統(tǒng)測(cè)試結(jié)果表明該系統(tǒng)設(shè)計(jì)正確，系統(tǒng)運(yùn)行穩(wěn)定，功能和指標(biāo)達(dá)到了設(shè)計(jì)要求。
標(biāo)簽： FPGA PCI 數(shù)據(jù)采集卡
上傳時(shí)間： 2013-07-27
上傳用戶(hù)：yzy6007
可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對(duì)輸入信號(hào)的采集和輸出信號(hào)輸出)，電壓之間的轉(zhuǎn)換，對(duì)外圍芯片的驅(qū)動(dòng)，完成對(duì)芯片的測(cè)試功能以及對(duì)芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤(rùn)上華0.5μm的工藝庫(kù)，設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個(gè)方面的內(nèi)容： 1.基于端口電路信號(hào)寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過(guò)配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時(shí)序仿真，且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿(mǎn)足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對(duì)16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對(duì)16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級(jí)描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對(duì)觸發(fā)器級(jí)聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對(duì)芯片電路測(cè)試設(shè)計(jì)的要求。 4.對(duì)于端口電路來(lái)講，有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來(lái)實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。滿(mǎn)足設(shè)計(jì)要求。 5.對(duì)于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來(lái)調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過(guò)仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個(gè)電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動(dòng)大負(fù)載的功能。通過(guò)對(duì)管子尺寸的大小設(shè)置和驅(qū)動(dòng)大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時(shí)，最大的驅(qū)動(dòng)電流達(dá)到170mA，而對(duì)應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動(dòng)電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動(dòng)電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動(dòng)電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時(shí)和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過(guò)添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動(dòng)能力更加強(qiáng)大。
上傳時(shí)間： 2013-07-20
上傳用戶(hù)：頂?shù)弥?/p>
本文研究了基于Nios Ⅱ的FPGA-CPU調(diào)試技術(shù)。論文研究了NiosⅡ嵌入式軟核處理器的特性；實(shí)現(xiàn)了以Nios Ⅱ嵌入式處理器為核心的FPGA-CPU調(diào)試系統(tǒng)的軟、硬件設(shè)計(jì)；對(duì)兩種不同類(lèi)型的FPGA-CPU進(jìn)行了實(shí)際調(diào)試，對(duì)實(shí)驗(yàn)數(shù)據(jù)進(jìn)行了分析。 在硬件方面，為了控制和檢測(cè)FPGA-CPU，設(shè)計(jì)并實(shí)現(xiàn)了FPGA-CPU的控制電路、FPGA-CPU的內(nèi)部通用寄存器組掃描電路、存儲(chǔ)器電路等；完成了各種外圍設(shè)備接口的設(shè)計(jì)；實(shí)現(xiàn)了調(diào)試系統(tǒng)的整體設(shè)計(jì)。 在軟件方面，設(shè)計(jì)了調(diào)試監(jiān)控軟件，完成了對(duì)FPGA-CPU運(yùn)行的控制和信號(hào)狀態(tài)的監(jiān)測(cè)。這些信號(hào)包括地址和數(shù)據(jù)總線(xiàn)以及各種寄存器的數(shù)據(jù)等；實(shí)現(xiàn)了多種模式下的FPGA-CPU調(diào)試支持單時(shí)鐘調(diào)試、單步調(diào)試和軟件斷點(diǎn)多種調(diào)試模式。此外，設(shè)計(jì)了專(zhuān)用的編譯軟件，實(shí)現(xiàn)了基于不同指令系統(tǒng)的偽匯編程序編譯，提高了調(diào)試效率。 本文作者在實(shí)現(xiàn)了FPGA-CPU調(diào)試系統(tǒng)基礎(chǔ)上，對(duì)兩種指令系統(tǒng)不同、結(jié)構(gòu)迥異的FPGA-CPU進(jìn)行實(shí)際調(diào)試。調(diào)試結(jié)果表明，這種基于IP核的可復(fù)用設(shè)計(jì)技術(shù)，能夠在一個(gè)FPGA芯片內(nèi)實(shí)現(xiàn)調(diào)試系統(tǒng)和FPGA-CPU的無(wú)縫連接，能夠有效地調(diào)試FPGA-CPU。
標(biāo)簽： FPGACPU Nios 調(diào)試
上傳時(shí)間： 2013-08-04
上傳用戶(hù)：zhch602
本文以研究嵌入式微處理器為主，自主地設(shè)計(jì)了能夠運(yùn)行MCS-51系列單片機(jī)指令的MCU系統(tǒng)。系統(tǒng)采用了VHDL 語(yǔ)言與原理框圖的綜合設(shè)計(jì)方法，并且在Altera公司的FPGA上通過(guò)驗(yàn)證。論文深入地研究了微處理器的指令系統(tǒng)和數(shù)據(jù)地址通路，采用VHDL 語(yǔ)言完成了取指單元，指令譯碼器單元，存儲(chǔ)器單元和邏輯運(yùn)算單元的電路模塊的設(shè)計(jì)與實(shí)現(xiàn)；研究了控制單元的實(shí)現(xiàn)方法和基于全局狀態(tài)機(jī)的設(shè)計(jì)理論，采用硬件描述語(yǔ)言完成了對(duì)各個(gè)控制線(xiàn)的相關(guān)設(shè)計(jì)與實(shí)現(xiàn)。論文通過(guò)原理示意圖和示例代碼的演示，著重介紹了指令譯碼器的實(shí)現(xiàn)方式，基于此種方式形成的譯碼電路還能夠?qū)崿F(xiàn)更為復(fù)雜的CISC指令。 本系統(tǒng)采用分模塊的設(shè)計(jì)方式，把具有相同功能的邏輯電路集中到一個(gè)框圖里，使得系統(tǒng)的可移植性大大地提高。系統(tǒng)還采用層次框圖的設(shè)計(jì)方式，把明顯地具有主從關(guān)系的電路放在不同的層次里，這也使得系統(tǒng)模塊功能的可擴(kuò)展性大大地增強(qiáng)。內(nèi)部邏輯共分為數(shù)據(jù)存儲(chǔ)器模塊；程序存儲(chǔ)器模塊；時(shí)序控制模塊；特殊功能寄存器模塊和Core核心模塊這五個(gè)部分，文中對(duì)各個(gè)模塊的設(shè)計(jì)作了詳細(xì)的介紹。本文在最后對(duì)已實(shí)現(xiàn)的部分典型指令進(jìn)行了邏輯仿真測(cè)試，測(cè)試結(jié)果表明，本文所設(shè)計(jì)的MCU系統(tǒng)能夠如預(yù)期地執(zhí)行相應(yīng)的指令。在指令執(zhí)行的過(guò)程中，相應(yīng)寄存器和總線(xiàn)上的值也均符合設(shè)計(jì)要求，實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。
上傳時(shí)間： 2013-05-20
上傳用戶(hù)：2525775
FPGA(Field Programmable Gate Arrays)是目前廣泛使用的一種可編程器件，F(xiàn)PGA的出現(xiàn)使得ASIC(Application Specific Integrated Circuits)產(chǎn)品的上市周期大大縮短，并且節(jié)省了大量的開(kāi)發(fā)成本。目前FPGA的功能越來(lái)越強(qiáng)大，滿(mǎn)足了目前集成電路發(fā)展的新需求，但是其結(jié)構(gòu)同益復(fù)雜，規(guī)模也越來(lái)越大，內(nèi)部資源的種類(lèi)也R益豐富，但同時(shí)也給測(cè)試帶來(lái)了困難，F(xiàn)PGA的發(fā)展對(duì)測(cè)試的要求越來(lái)越高，對(duì)FPGA測(cè)試的研究也就顯得異常重要。 本文的主要工作是提出一種開(kāi)關(guān)盒布線(xiàn)資源的可測(cè)性設(shè)計(jì)，通過(guò)在FPGA內(nèi)部加入一條移位寄存器鏈對(duì)開(kāi)關(guān)盒進(jìn)行配置編程，使得開(kāi)關(guān)盒布線(xiàn)資源測(cè)試時(shí)間和測(cè)試成本減少了99％以上，而且所增加的芯片面積僅僅在5％左右，增加的邏輯資源對(duì)FPGA芯片的使用不會(huì)造成任何影響，這種方案采用了小規(guī)模電路進(jìn)行了驗(yàn)證，取得了很好的結(jié)果，是一種可行的測(cè)試方案。 本文的另一工作是采用一種FPGA邏輯資源的測(cè)試算法對(duì)自主研發(fā)的FPGA芯片F(xiàn)DP250K的邏輯資源進(jìn)行了嚴(yán)格、充分的測(cè)試，從FPGA最小的邏輯單元LC開(kāi)始，首先得到一個(gè)LC的測(cè)試配置，再結(jié)合SLICE內(nèi)部?jī)蓚€(gè)LC的連接關(guān)系得到一個(gè)SLICE邏輯單元的4種測(cè)試配置，并且采用陣列化的測(cè)試方案，同時(shí)測(cè)試芯片內(nèi)部所有的邏輯單元，使得FPGA內(nèi)部的邏輯資源得完全充分的測(cè)試，測(cè)試的故障覆蓋率可達(dá)100％，測(cè)試配置由配套編程工具產(chǎn)生，測(cè)試取得了完滿(mǎn)的結(jié)果。
上傳時(shí)間： 2013-06-11
上傳用戶(hù)：唐僧他不信佛
USB(UniversalSerialBus，通用串行總線(xiàn))是當(dāng)今消費(fèi)電子產(chǎn)品和儀器設(shè)備中應(yīng)用最廣的接口協(xié)議之一，然而目前國(guó)內(nèi)的USB芯片只有極少數(shù)幾款，產(chǎn)品研究善處于起步階段，絕大部分產(chǎn)品主要由國(guó)外的IC設(shè)計(jì)芯片廠(chǎng)商如Cypress、NEC等一些國(guó)際著名公司提供。因而，如果能夠自主開(kāi)發(fā)設(shè)計(jì)USB芯片以替代國(guó)外同類(lèi)產(chǎn)品，將會(huì)有很好的市場(chǎng)前景和利潤(rùn)空間。 本論文課題是針對(duì)基于FPGA(FieldProgrammableGateArray，現(xiàn)場(chǎng)可編程門(mén)陣列器件)的數(shù)字電子產(chǎn)品應(yīng)用設(shè)計(jì)一種實(shí)際可復(fù)用的USB接口引擎軟核。該軟核主要是用于處理USB標(biāo)準(zhǔn)協(xié)議包的通信處理，通過(guò)外接MCU(MultipointControlUnit，微控制器)就可以實(shí)現(xiàn)完整的USB接口通訊功能。它的功能相當(dāng)于一些USB引擎的專(zhuān)用芯片如：Philips的PDIUSBD12等，其優(yōu)點(diǎn)是結(jié)構(gòu)簡(jiǎn)單、靈活性高、復(fù)用設(shè)計(jì)方便。 功能仿真和綜合測(cè)試結(jié)果顯示本論文所設(shè)計(jì)的接口引擎軟核符合設(shè)計(jì)要求，并且軟核的性能和市場(chǎng)上同類(lèi)產(chǎn)品基本一致。本論文的創(chuàng)新之處在于：1、從可配置性角度出發(fā)設(shè)計(jì)了低速、全速、高速三種可選模式；2、支持最多31個(gè)可配置端點(diǎn)；3、采用了可綜合、可移植的RTL(RegisterTransferLevel，寄存器傳輸級(jí))代碼設(shè)計(jì)規(guī)則，同時(shí)也開(kāi)發(fā)了可綜合的驗(yàn)證測(cè)試代碼；4、完全由硬件實(shí)現(xiàn)USB通信功能。
上傳時(shí)間： 2013-07-18
上傳用戶(hù)：JasonC
運(yùn)動(dòng)控制技術(shù)是機(jī)電一體化的核心部分，提高運(yùn)動(dòng)控制技術(shù)水平對(duì)于提高我國(guó)的機(jī)電一體化技術(shù)具有至關(guān)重要的作用。運(yùn)動(dòng)控制技術(shù)的發(fā)展是制造自動(dòng)化前進(jìn)的旋律，是推動(dòng)新的產(chǎn)業(yè)革命的關(guān)鍵技術(shù)。對(duì)于數(shù)控系統(tǒng)來(lái)說(shuō)，最重要的是控制各個(gè)電機(jī)軸的運(yùn)動(dòng)，這是運(yùn)動(dòng)控制器接收并依照數(shù)控裝置的指令來(lái)控制各個(gè)電機(jī)軸運(yùn)動(dòng)從而實(shí)現(xiàn)數(shù)控加工的，數(shù)據(jù)加工中的定位控制精度、速度調(diào)節(jié)的性能等重要指標(biāo)都與運(yùn)動(dòng)控制器直接相關(guān)。目前對(duì)數(shù)控系統(tǒng)的研究都集中在插入PC的NC控制器的研究上，而其核心部分就是對(duì)步進(jìn)、伺服電機(jī)進(jìn)行控制的運(yùn)動(dòng)控制卡的研究。對(duì)PC-NC來(lái)說(shuō)，運(yùn)動(dòng)控制卡的性能很大程度上決定了整個(gè)數(shù)控系統(tǒng)的性能，而微電子和數(shù)字信號(hào)處理技術(shù)的發(fā)展及其應(yīng)用，使運(yùn)動(dòng)控制卡的性能得到了不斷改進(jìn)，集成度和可靠性大大提高。 本課題通過(guò)對(duì)運(yùn)動(dòng)控制技術(shù)的深入研究，并針對(duì)國(guó)內(nèi)運(yùn)動(dòng)控制技術(shù)的研究起步較晚的現(xiàn)狀，結(jié)合當(dāng)前運(yùn)動(dòng)控制領(lǐng)域的具體需要，緊跟當(dāng)前運(yùn)動(dòng)控制技術(shù)研究的發(fā)展趨勢(shì)，吸收了數(shù)控技術(shù)和相關(guān)運(yùn)動(dòng)控制技術(shù)的最新成果，提出了基于PCI和FPGA的方案，研制了一款比較新穎的、功能強(qiáng)大的、具有很大柔性的四軸多功能運(yùn)動(dòng)控制卡。 本課題的具體研究主要有以下幾方面： 首先，通過(guò)對(duì)運(yùn)動(dòng)控制卡及運(yùn)動(dòng)控制系統(tǒng)等行業(yè)現(xiàn)狀的全面調(diào)研，和對(duì)運(yùn)動(dòng)控制技術(shù)的深入學(xué)習(xí)，在比較了幾種常用的運(yùn)動(dòng)控制方案的基礎(chǔ)上，提出了基于FPGA的運(yùn)動(dòng)控制設(shè)計(jì)方案，并規(guī)劃了板卡的總體設(shè)計(jì)。 其次，根據(jù)總體設(shè)計(jì)，規(guī)劃了板卡的結(jié)構(gòu)，詳細(xì)劃分并實(shí)現(xiàn)了FPGA各部分的功能；利用光電隔離原理設(shè)計(jì)了數(shù)字輸入/輸出電路。 再次，利用FPGA的資源實(shí)現(xiàn)了PCI從設(shè)備接口，達(dá)到跟控制卡通信的目的，針對(duì)運(yùn)動(dòng)控制中的一些具體問(wèn)題，如運(yùn)動(dòng)平穩(wěn)性、實(shí)時(shí)控制以及多軸聯(lián)動(dòng)等，在FPGA上設(shè)計(jì)了四軸運(yùn)動(dòng)控制電路，定義了各個(gè)寄存器的具體功能，設(shè)計(jì)了功能齊全的加／減速控制電路、變頻分配電路、倍頻分頻電路和三個(gè)功能各異的計(jì)數(shù)器電路等，自動(dòng)降速點(diǎn)運(yùn)動(dòng)、A／B相編碼器倍頻計(jì)數(shù)電路等特殊功能。最后，進(jìn)行了本運(yùn)動(dòng)控制卡的測(cè)試，從測(cè)試和應(yīng)用結(jié)果來(lái)看，該卡達(dá)到預(yù)期的要求。
上傳時(shí)間： 2013-07-27
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本文的主要研究?jī)?nèi)容是利用FPGA平臺(tái)實(shí)現(xiàn)以太網(wǎng)絡(luò)接口。 首先，對(duì)論文的大致內(nèi)容和組織結(jié)構(gòu)做了簡(jiǎn)要介紹，并且比較分析了目前比較流行的網(wǎng)絡(luò)接口實(shí)現(xiàn)的三種方法，并以此為基礎(chǔ)提出了本文中重點(diǎn)介紹的基于FPGA 的網(wǎng)絡(luò)接口實(shí)現(xiàn)方法。 其次，介紹采用以FPGA 做為主控芯片控制8019AS 網(wǎng)絡(luò)控制芯片來(lái)實(shí)現(xiàn)從網(wǎng)絡(luò)上接收數(shù)據(jù)幀的功能。FPGA 需要在上電時(shí)完成對(duì)于8019AS的初始化設(shè)置。在接收和發(fā)送數(shù)據(jù)報(bào)文時(shí)，對(duì)相應(yīng)的寄存器進(jìn)行控制和操作以完成網(wǎng)絡(luò)數(shù)據(jù)幀的接收。對(duì)FPGA 與8019AS 之間的接口實(shí)現(xiàn)進(jìn)行了詳細(xì)的描述。 最后，介紹了在FPGA 內(nèi)部對(duì)于接收到的網(wǎng)絡(luò)數(shù)據(jù)幀進(jìn)行TCP/IP協(xié)議分析的具體過(guò)程和實(shí)現(xiàn)方法。分別詳細(xì)介紹了接收模塊、發(fā)送模塊以及其中子模塊具體功能和實(shí)現(xiàn)方法。說(shuō)明了模塊之間相互觸發(fā)的具體關(guān)系。現(xiàn)有的網(wǎng)絡(luò)接口一般是采用MCU 或者ARM 等專(zhuān)用控制芯片來(lái)實(shí)現(xiàn)的，而此次課題以FPGA 作為主控芯片來(lái)實(shí)現(xiàn)網(wǎng)絡(luò)接口以及部分TCP/IP 協(xié)議分析是一個(gè)創(chuàng)意。而且由于FPGA 多管腳可以靈活配置，也使得系統(tǒng)的可擴(kuò)展性有了很大的提高。
標(biāo)簽： FPGA 以太網(wǎng)絡(luò) 接口的設(shè)計(jì)
上傳時(shí)間： 2013-06-09
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可編程邏輯器件FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)和CPLD(復(fù)雜可編程邏輯器件)越來(lái)越多的應(yīng)用于數(shù)字信號(hào)處理領(lǐng)域，與傳統(tǒng)的ASIC(專(zhuān)用集成電路)和DSP(數(shù)字信號(hào)處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號(hào)處理系統(tǒng)具有更高的實(shí)時(shí)性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲(chǔ)單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線(xiàn)結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時(shí)，流水線(xiàn)寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計(jì)蝶形處理器時(shí)只用到了一個(gè)乘法器和兩個(gè)加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計(jì)了一個(gè)并行乘法器。在實(shí)現(xiàn)該乘法器時(shí)，本文采用改進(jìn)的布斯算法，用以減少部分積的個(gè)數(shù)。同時(shí)，使用華萊士樹(shù)結(jié)構(gòu)和4-2壓縮器對(duì)部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過(guò)設(shè)計(jì)相應(yīng)的存儲(chǔ)單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對(duì)設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級(jí)流水線(xiàn)寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時(shí)性要求較高的場(chǎng)合具有極高的實(shí)用價(jià)值。
上傳時(shí)間： 2013-07-18
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