定制簡(jiǎn)單LED的IP核的設(shè)計(jì)源代碼
上傳時(shí)間： 2013-10-19
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QuartusII中利用免費(fèi)IP核的設(shè)計(jì) 作者：雷達(dá)室 以設(shè)計(jì)雙端口RAM為例說(shuō)明。 Step1：打開(kāi)QuartusII，選擇File—New Project Wizard，創(chuàng)建新工程，出現(xiàn)圖示對(duì)話框，點(diǎn)擊Next；
上傳時(shí)間： 2013-10-18
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基于FPGA的GPIB接口IP核的研究與設(shè)計(jì)
上傳時(shí)間： 2013-10-19
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ISE新建工程及使用IP核步驟詳解
上傳時(shí)間： 2015-01-01
上傳用戶：liuxinyu2016
ISE_IP核創(chuàng)建教程及DDR3_ip核使用注意事項(xiàng)
上傳時(shí)間： 2015-01-01
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支持40 GbE、100 GbE和Interlaken的高密度硬核MLD/PCS模塊，從而提高系統(tǒng)集成度。 寬帶數(shù)據(jù)緩沖，提供1,600-Mbps外部存儲(chǔ)器接口。 數(shù)據(jù)包處理和流量管理功能的高效實(shí)現(xiàn)。 更高的系統(tǒng)性能，同時(shí)保持功耗和成本預(yù)算不變。
上傳時(shí)間： 2013-10-16
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NiosII軟核處理器是Altera公司開(kāi)發(fā)，基于FPGA操作平臺(tái)使用的一款高速處理器，為了適應(yīng)高速運(yùn)動(dòng)圖像采集，提出了一種基于NiosII軟核處理的步進(jìn)電機(jī)接口設(shè)計(jì)，使用verilog HDL語(yǔ)言完成該接口設(shè)計(jì)，最后通過(guò)QuartusII軟件，給出了實(shí)驗(yàn)仿真結(jié)果。
標(biāo)簽： NiosII 軟核處理器 步進(jìn)電機(jī) 接口設(shè)計(jì)
上傳時(shí)間： 2015-01-02
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以Altera公司的Quartus Ⅱ 7.2作為開(kāi)發(fā)工具，研究了基于FPGA的DDS IP核設(shè)計(jì)，并給出基于Signal Tap II嵌入式邏輯分析儀的仿真測(cè)試結(jié)果。將設(shè)計(jì)的DDS IP核封裝成為SOPC Builder自定義的組件，結(jié)合32位嵌入式CPU軟核Nios II，構(gòu)成可編程片上系統(tǒng)（SOPC），利用極少的硬件資源實(shí)現(xiàn)了可重構(gòu)信號(hào)源。該系統(tǒng)基本功能都在FPGA芯片內(nèi)完成，利用 SOPC技術(shù)，在一片 FPGA 芯片上實(shí)現(xiàn)了整個(gè)信號(hào)源的硬件開(kāi)發(fā)平臺(tái)，達(dá)到既簡(jiǎn)化電路設(shè)計(jì)、又提高系統(tǒng)穩(wěn)定性和可靠性的目的。
標(biāo)簽： FPGA DDS IP核 設(shè)計(jì)方案
上傳時(shí)間： 2013-12-22
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PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線13. Grid : 佈線時(shí)的走線格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setuppadsstacks
標(biāo)簽： layout design pcb 硬件工程師
上傳時(shí)間： 2013-11-17
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在用的洗煤密度控制電氣系統(tǒng)圖
標(biāo)簽： 密度 控制 電氣系統(tǒng)
上傳時(shí)間： 2013-11-04
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