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法器

11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。

11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。

標(biāo)簽： Verilog HDL 11 13

上傳時間： 2013-12-28

上傳用戶：ouyangtongze
這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進(jìn)位的.

這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進(jìn)位的.

標(biāo)簽： vhdl 輸入加法器代碼

上傳時間： 2013-11-30

上傳用戶：gxf2016
這個是帶先行進(jìn)位的加法器的vhdl代碼,比較復(fù)雜,僅僅供大家參考.

這個是帶先行進(jìn)位的加法器的vhdl代碼,比較復(fù)雜,僅僅供大家參考.

標(biāo)簽： vhdl 進(jìn)位加法器代碼

上傳時間： 2014-01-03

上傳用戶：klin3139
這個是用vhdl編寫的乘法器,僅僅供大家參考

這個是用vhdl編寫的乘法器,僅僅供大家參考

標(biāo)簽： vhdl 編寫乘法器家

上傳時間： 2015-05-06

上傳用戶：我們的船長
這個是用vhdl語言編寫的除法器,僅僅供大家參考.

這個是用vhdl語言編寫的除法器,僅僅供大家參考.

標(biāo)簽： vhdl 語言編寫家

上傳時間： 2013-12-15

上傳用戶：金宜
一種可以完成16位有符號／無符號二進(jìn)制數(shù)乘法的乘法器。該乘法器采用了改進(jìn)的Booth算法

一種可以完成16位有符號／無符號二進(jìn)制數(shù)乘法的乘法器。該乘法器采用了改進(jìn)的Booth算法，簡化了部分積的符號擴(kuò)展，采用Wallace樹和超前進(jìn)位加法器來進(jìn)一步提高電路的運(yùn)算速度。本乘法器可以作為嵌入式CPU內(nèi)核的乘法單元，整個設(shè)計(jì)用VHDL語言實(shí)現(xiàn)。

標(biāo)簽： Booth 符號乘法器二進(jìn)制數(shù)

上傳時間： 2013-12-23

上傳用戶：skfreeman
測試向量波形產(chǎn)生：VHDL實(shí)例---加法器源程序

測試向量波形產(chǎn)生：VHDL實(shí)例---加法器源程序

標(biāo)簽： VHDL 測試向量加法器

上傳時間： 2013-12-04

上傳用戶：225588
Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方

Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序

標(biāo)簽： Adder Ripple ripple Carry

上傳時間： 2015-05-13

上傳用戶：我們的船長
vhdl 測試向量含測試向量（Test Bench）和波形產(chǎn)生：VHDL實(shí)例---相應(yīng)加法器的測試向量（test bench).txt

vhdl 測試向量含測試向量（Test Bench）和波形產(chǎn)生：VHDL實(shí)例---相應(yīng)加法器的測試向量（test bench).txt

標(biāo)簽： Bench bench vhdl Test

上傳時間： 2015-05-13

上傳用戶：天涯
16位高速加法器

16位高速加法器，采用verilog語言編寫，已經(jīng)成功仿真，能夠運(yùn)行

標(biāo)簽： 加法器

上傳時間： 2013-12-24

上傳用戶：aix008

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