一個超前進位加法器的Verilog實現，內含測試文件，可以綜合，非常有參考價值
標簽： Verilog 進位 加法器
上傳時間： 2014-01-04
上傳用戶：stella2015
用Verilog語言實現了一個8bit的超前進位加法器，其中包括測試文件。
標簽： Verilog 8bit 語言 加法器
上傳時間： 2013-12-19
上傳用戶：alan-ee
veriog實現的128位高速加法器，fpga實現
標簽： veriog 128 加法器
上傳時間： 2013-11-29
上傳用戶：zhenyushaw
16位加法器，需要的拿去，經仿真試驗成功的
標簽： 加法器
上傳時間： 2016-01-30
上傳用戶：waizhang
超前進位加法器得VHDL實現小點資料代碼
標簽： VHDL 進位 加法器 代碼
上傳時間： 2016-02-06
上傳用戶：gaojiao1999
實現簡單十六位加法器及測試程序 的verilog代碼
標簽： verilog 十六位 加法器 代碼
上傳時間： 2014-08-11
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自己編制的加法器的verilog程序 希望對大家有所幫助
標簽： verilog 編制 加法器 程序
上傳時間： 2016-02-07
上傳用戶：李夢晗
cpu設計中關于加法器，乘法器，除法器設計的ppt，希望對硬件學習的人有幫助
標簽： cpu 加法器
上傳時間： 2016-02-09
上傳用戶：671145514
簡單的加法器,在學習JAVA程序入門時使用
標簽： JAVA 加法器 程序
上傳時間： 2014-05-23
上傳用戶：阿四AIR
verilog加法器,附加測試文件 可用modelsim 仿真實現
標簽： modelsim verilog 加法器 仿真實現
上傳時間： 2016-02-17
上傳用戶：youmo81
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