veriog實(shí)現(xiàn)的128位高速加法器，fpga實(shí)現(xiàn)
資源簡(jiǎn)介：veriog實(shí)現(xiàn)的128位高速加法器，fpga實(shí)現(xiàn)
上傳時(shí)間： 2013-11-29
上傳用戶(hù)：zhenyushaw
資源簡(jiǎn)介：VHDL語(yǔ)言實(shí)現(xiàn)的16位快速乘法器
上傳時(shí)間： 2013-11-30
上傳用戶(hù)：yd19890720
資源簡(jiǎn)介：本人基于William Stalling的《密碼學(xué)與網(wǎng)絡(luò)安全》實(shí)現(xiàn)的128位DES加密算法
上傳時(shí)間： 2015-05-06
上傳用戶(hù)：linlin
資源簡(jiǎn)介：16位高速加法器，采用verilog語(yǔ)言編寫(xiě)，已經(jīng)成功仿真，能夠運(yùn)行
上傳時(shí)間： 2013-12-24
上傳用戶(hù)：aix008
資源簡(jiǎn)介：2級(jí)流水線(xiàn)實(shí)現(xiàn)的8位全加器的VHDL代碼，適用于altera系列的FPGA/CPLD
上傳時(shí)間： 2014-06-15
上傳用戶(hù)：zhanditian
資源簡(jiǎn)介：用VHDL編的兩位BCD加法器用VHDL編的兩位BCD加法器
上傳時(shí)間： 2016-07-12
上傳用戶(hù)：英雄
資源簡(jiǎn)介：本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：ynwbosss
資源簡(jiǎn)介：Quartus2實(shí)現(xiàn)的四位進(jìn)制并行加法器 用VHDL語(yǔ)言實(shí)現(xiàn)
上傳時(shí)間： 2016-05-30
上傳用戶(hù)：yzhl1988
資源簡(jiǎn)介：用vhdl語(yǔ)言 來(lái)實(shí)現(xiàn) 四位并行加法器的功能 是本科生的必學(xué)內(nèi)容
上傳時(shí)間： 2016-10-27
上傳用戶(hù)：xg262122
資源簡(jiǎn)介：這是用VHDL實(shí)現(xiàn)的8位加法器，對(duì)新手有點(diǎn)幫助。
上傳時(shí)間： 2014-01-05
上傳用戶(hù)：1079836864
資源簡(jiǎn)介：最高優(yōu)先級(jí)編碼器 8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線(xiàn)收發(fā)器：74245 （注2） 地址譯碼（for m68008） 多路選擇器（使用select語(yǔ)句） LED七段譯碼 多路選擇器（使用if－else語(yǔ)句） 雙2－4譯碼器：74139 多路選擇器...
上傳時(shí)間： 2015-04-11
上傳用戶(hù)：tianyi223
資源簡(jiǎn)介：在ISE下用verilog開(kāi)發(fā)的16位進(jìn)位現(xiàn)行加法器
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：維子哥哥
資源簡(jiǎn)介：[VHDL經(jīng)典設(shè)計(jì)26例]--在xilinx芯片上調(diào)試通過(guò)--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內(nèi)部三態(tài)總線(xiàn)][8--含清零和同步時(shí)鐘使能的4位加法計(jì)數(shù)器][9--數(shù)控分頻器][1...
上傳時(shí)間： 2014-09-06
上傳用戶(hù)：han_zh
資源簡(jiǎn)介：16位快速加法器verilong實(shí)現(xiàn)，很值得一看~
上傳時(shí)間： 2014-01-01
上傳用戶(hù)：zhouli
資源簡(jiǎn)介：最高優(yōu)先級(jí)編碼器 8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述
上傳時(shí)間： 2014-01-23
上傳用戶(hù)：xymbian
資源簡(jiǎn)介：Synopsys的DesignWare庫(kù)中采用的brentkung高速加法器Verilog源代碼生成,附相關(guān)文檔
上傳時(shí)間： 2016-08-15
上傳用戶(hù)：cccole0605
資源簡(jiǎn)介：VHDL實(shí)現(xiàn)的8位乘法器，所有仿真全部通過(guò)
上傳時(shí)間： 2013-12-04
上傳用戶(hù)：wkchong
資源簡(jiǎn)介：該程序?qū)崿F(xiàn)的N位全減器，首先實(shí)現(xiàn)一位的減法器，之后實(shí)現(xiàn)N位全減器。
上傳時(shí)間： 2015-04-18
上傳用戶(hù)：moerwang
資源簡(jiǎn)介：這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫(xiě)的采用結(jié)構(gòu)化描述的四位全加器，通過(guò)四次映射一位全加器的方式實(shí)現(xiàn)了四位全加器的功能，并附有數(shù)碼顯示模塊，將全加器的運(yùn)算結(jié)果輸出到數(shù)碼管顯示。
上傳時(shí)間： 2017-01-19
上傳用戶(hù)：1583060504
資源簡(jiǎn)介：4位二進(jìn)制加法器，vhdl實(shí)現(xiàn),外帶譯碼器部分，清晰簡(jiǎn)潔，可讀性好
上傳時(shí)間： 2017-07-03
上傳用戶(hù)：1101055045
資源簡(jiǎn)介：32位單精度加法器，在嵌入式可能會(huì)用的到
上傳時(shí)間： 2015-12-01
上傳用戶(hù)：mrchenyin
資源簡(jiǎn)介：java實(shí)現(xiàn)的18位身份證格式驗(yàn)證算法
上傳時(shí)間： 2015-03-08
上傳用戶(hù)：comua
資源簡(jiǎn)介：java實(shí)現(xiàn)的18位身份證格式驗(yàn)證算法
上傳時(shí)間： 2014-01-03
上傳用戶(hù)：wys0120
資源簡(jiǎn)介：一個(gè)VHDL實(shí)現(xiàn)的RISC8位單片機(jī)
上傳時(shí)間： 2013-12-24
上傳用戶(hù)：lhc9102
資源簡(jiǎn)介：用VHDL編寫(xiě)的8位全加器,數(shù)字分頻器等程序
上傳時(shí)間： 2013-12-16
上傳用戶(hù)：ztj182002
資源簡(jiǎn)介：介紹了vhdl語(yǔ)言的知識(shí),包括元件,加法器,計(jì)數(shù)器等的編程
上傳時(shí)間： 2014-01-12
上傳用戶(hù)：qazxsw
資源簡(jiǎn)介：md5算法,采用c++實(shí)現(xiàn)的md5_16位實(shí)現(xiàn)
上傳時(shí)間： 2014-01-15
上傳用戶(hù)：heart520beat
資源簡(jiǎn)介：計(jì)算法實(shí)現(xiàn)的CRC16位冗余校驗(yàn)碼VB源程序，已運(yùn)行，較簡(jiǎn)單，可自行美化
上傳時(shí)間： 2014-01-24
上傳用戶(hù)：vodssv
資源簡(jiǎn)介：用java實(shí)現(xiàn)的對(duì)位圖文件讀取的源程序代碼。
上傳時(shí)間： 2014-02-24
上傳用戶(hù)：362279997
資源簡(jiǎn)介：matlab實(shí)現(xiàn)的橢圓曲線(xiàn)點(diǎn)加函數(shù)
上傳時(shí)間： 2014-01-12
上傳用戶(hù)：dave520l
