16位加法器,需要的拿去,經(jīng)仿真試驗(yàn)成功的
資源簡(jiǎn)介:16位加法器的流水線計(jì)算,verilog代碼,用于FPGA平臺(tái)。
上傳時(shí)間: 2013-12-18
上傳用戶:維子哥哥
資源簡(jiǎn)介:16位加法器,需要的拿去,經(jīng)仿真試驗(yàn)成功的
上傳時(shí)間: 2016-01-30
上傳用戶:waizhang
資源簡(jiǎn)介:高達(dá)16位加法器的實(shí)現(xiàn),工作環(huán)境在ISE,modesim,該例程較為詳細(xì)!
上傳時(shí)間: 2014-06-19
上傳用戶:小寶愛(ài)考拉
資源簡(jiǎn)介:11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。
上傳時(shí)間: 2013-12-28
上傳用戶:ouyangtongze
資源簡(jiǎn)介:Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序
上傳時(shí)間: 2015-05-13
上傳用戶:我們的船長(zhǎng)
資源簡(jiǎn)介:基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊
上傳時(shí)間: 2014-01-07
上傳用戶:yyyyyyyyyy
資源簡(jiǎn)介:8位加法器的原代碼,主要內(nèi)容下載看了就知道
上傳時(shí)間: 2013-12-16
上傳用戶:思琦琦
資源簡(jiǎn)介:verilog實(shí)現(xiàn)16*16位乘法器,帶測(cè)試文件
上傳時(shí)間: 2013-12-18
上傳用戶:天誠(chéng)24
資源簡(jiǎn)介:32位加法器組成原理課程設(shè)計(jì),串行進(jìn)位完成,希望對(duì)大家有幫助
上傳時(shí)間: 2014-01-07
上傳用戶:refent
資源簡(jiǎn)介:為了縮短加法電路運(yùn)行時(shí)間,提高FPGA運(yùn)行效率,利用選擇進(jìn)位算法和差額分組算法用硬件電路實(shí)現(xiàn)32位加法器,差額分組中的加法單元是利用一種改進(jìn)的超前進(jìn)位算法實(shí)現(xiàn),選擇進(jìn)位算法可使不同的分組單元并行運(yùn)算,利用低位的運(yùn)算結(jié)果選擇高位的進(jìn)位為1或者進(jìn)位為...
上傳時(shí)間: 2013-12-19
上傳用戶:jshailingzzh
資源簡(jiǎn)介:8位加法器和減法器設(shè)計(jì)實(shí)習(xí)報(bào)告
上傳時(shí)間: 2013-10-22
上傳用戶:sjyy1001
資源簡(jiǎn)介:超前進(jìn)位加法器的設(shè)計(jì)
上傳時(shí)間: 2013-10-19
上傳用戶:shen_dafa
資源簡(jiǎn)介:VHDL實(shí)現(xiàn)的超前進(jìn)位加法器
上傳時(shí)間: 2015-03-04
上傳用戶:leehom61
資源簡(jiǎn)介:大學(xué)vhdl語(yǔ)言實(shí)驗(yàn)大全,基于max-plus2平臺(tái),內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘,數(shù)碼顯示,74ls138,8,4位計(jì)數(shù)器,d,rs觸發(fā)器,加法器,交通燈等,此原碼基于長(zhǎng)江大學(xué)可編程器件實(shí)驗(yàn)箱,如要運(yùn)行在其他平臺(tái)上需要重新定義管腳
上傳時(shí)間: 2013-12-23
上傳用戶:qiaoyue
資源簡(jiǎn)介:這是用vhdl編寫的四位加法器,請(qǐng)多指教
上傳時(shí)間: 2013-12-12
上傳用戶:yepeng139
資源簡(jiǎn)介:基于maxplus2的八位加法器,已經(jīng)通過(guò)仿真
上傳時(shí)間: 2014-01-19
上傳用戶:cc1
資源簡(jiǎn)介:N位加法器源代碼,通用的,通過(guò)xilinx驗(yàn)證,希望對(duì)大家有用。
上傳時(shí)間: 2015-06-06
上傳用戶:zhangzhenyu
資源簡(jiǎn)介:超前進(jìn)位加法器的例子,包括源碼和測(cè)試文件,壓縮包,無(wú)密碼.
上傳時(shí)間: 2015-06-12
上傳用戶:希醬大魔王
資源簡(jiǎn)介:實(shí)現(xiàn)四位加法器的VHDL代碼,里面含有全加器的代碼
上傳時(shí)間: 2013-12-22
上傳用戶:stvnash
資源簡(jiǎn)介:本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間: 2013-12-17
上傳用戶:ynwbosss
資源簡(jiǎn)介:VHDL——N位加法器設(shè)計(jì)
上傳時(shí)間: 2013-12-20
上傳用戶:壞壞的華仔
資源簡(jiǎn)介:四位加法器,用OrCAD完成,可用于八位乃至十六位加法器的設(shè)計(jì)原型
上傳時(shí)間: 2015-09-07
上傳用戶:jcljkh
資源簡(jiǎn)介:介紹8位加法器、分頻電路、數(shù)字秒表的PPT,帶源碼,解釋詳細(xì),一步一步學(xué)習(xí),是學(xué)習(xí)VHDL的好
上傳時(shí)間: 2013-12-23
上傳用戶:Divine
資源簡(jiǎn)介:十六位超前進(jìn)位加法器,Verilog HDL
上傳時(shí)間: 2015-09-21
上傳用戶:wff
資源簡(jiǎn)介:8位加法器VHDL 8位加法器VHDL 8位加法器VHDL
上傳時(shí)間: 2014-01-11
上傳用戶:qq521
資源簡(jiǎn)介:VHD設(shè)計(jì)實(shí)例8位加法器的設(shè)計(jì)分頻電路數(shù)字秒表的設(shè)計(jì)
上傳時(shí)間: 2014-08-10
上傳用戶:yyq123456789
資源簡(jiǎn)介:一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn),內(nèi)含測(cè)試文件,可以綜合,非常有參考價(jià)值
上傳時(shí)間: 2014-01-04
上傳用戶:stella2015
資源簡(jiǎn)介:用Verilog語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器,其中包括測(cè)試文件。
上傳時(shí)間: 2013-12-19
上傳用戶:alan-ee
資源簡(jiǎn)介:超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼
上傳時(shí)間: 2016-02-06
上傳用戶:gaojiao1999
資源簡(jiǎn)介:實(shí)現(xiàn)簡(jiǎn)單十六位加法器及測(cè)試程序 的verilog代碼
上傳時(shí)間: 2014-08-11
上傳用戶: