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• 16位加法器的流水線計(jì)算,verilog代碼免費(fèi)下載

  資源簡(jiǎn)介：16位加法器的流水線計(jì)算,verilog代碼，用于FPGA平臺(tái)。

  標(biāo)簽： verilog 加法器 代碼 流水線

  上傳時(shí)間： 2013-12-18

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• 16位加法器免費(fèi)下載

  資源簡(jiǎn)介：16位加法器，需要的拿去，經(jīng)仿真試驗(yàn)成功的

  標(biāo)簽： 加法器

  上傳時(shí)間： 2016-01-30

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• 高達(dá)16位加法器的實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：高達(dá)16位加法器的實(shí)現(xiàn)，工作環(huán)境在ISE，modesim，該例程較為詳細(xì)！

  標(biāo)簽： 高達(dá) 加法器

  上傳時(shí)間： 2014-06-19

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• 11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。免費(fèi)下載

  資源簡(jiǎn)介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。

  標(biāo)簽： Verilog HDL 11 13

  上傳時(shí)間： 2013-12-28

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• Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方免費(fèi)下載

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  標(biāo)簽： Adder Ripple ripple Carry

  上傳時(shí)間： 2015-05-13

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• 基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊免費(fèi)下載

  資源簡(jiǎn)介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊

  標(biāo)簽： Verilog HDL 進(jìn)位 加法器

  上傳時(shí)間： 2014-01-07

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• 8位加法器的原代碼,主要內(nèi)容下載看了就知道免費(fèi)下載

  資源簡(jiǎn)介：8位加法器的原代碼,主要內(nèi)容下載看了就知道

  標(biāo)簽： 8位 加法器 代碼

  上傳時(shí)間： 2013-12-16

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• verilog實(shí)現(xiàn)16*16位乘法器免費(fèi)下載

  資源簡(jiǎn)介：verilog實(shí)現(xiàn)16*16位乘法器，帶測(cè)試文件

  標(biāo)簽： verilog 16 乘法器

  上傳時(shí)間： 2013-12-18

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• 32位加法器組成原理課程設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：32位加法器組成原理課程設(shè)計(jì)，串行進(jìn)位完成，希望對(duì)大家有幫助

  標(biāo)簽： 加法器

  上傳時(shí)間： 2014-01-07

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• 基于選擇進(jìn)位32位加法器的硬件電路實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：為了縮短加法電路運(yùn)行時(shí)間，提高FPGA運(yùn)行效率，利用選擇進(jìn)位算法和差額分組算法用硬件電路實(shí)現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進(jìn)的超前進(jìn)位算法實(shí)現(xiàn)，選擇進(jìn)位算法可使不同的分組單元并行運(yùn)算，利用低位的運(yùn)算結(jié)果選擇高位的進(jìn)位為1或者進(jìn)位為...

  標(biāo)簽： 進(jìn)位 加法器 硬件 電路實(shí)現(xiàn)

  上傳時(shí)間： 2013-12-19

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• 8位加法器和減法器設(shè)計(jì)實(shí)習(xí)報(bào)告免費(fèi)下載

  資源簡(jiǎn)介：8位加法器和減法器設(shè)計(jì)實(shí)習(xí)報(bào)告

  標(biāo)簽： 8位 加法器 減法器 實(shí)習(xí)報(bào)告

  上傳時(shí)間： 2013-10-22

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• 超前進(jìn)位加法器的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：超前進(jìn)位加法器的設(shè)計(jì)

  標(biāo)簽： 進(jìn)位 加法器

  上傳時(shí)間： 2013-10-19

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• VHDL實(shí)現(xiàn)的超前進(jìn)位加法器免費(fèi)下載

  資源簡(jiǎn)介：VHDL實(shí)現(xiàn)的超前進(jìn)位加法器

  標(biāo)簽： VHDL 進(jìn)位 加法器

  上傳時(shí)間： 2015-03-04

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• 大學(xué)vhdl語(yǔ)言實(shí)驗(yàn)大全,基于max-plus2平臺(tái),內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘免費(fèi)下載

  資源簡(jiǎn)介：大學(xué)vhdl語(yǔ)言實(shí)驗(yàn)大全,基于max-plus2平臺(tái),內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘，數(shù)碼顯示，74ls138，8，4位計(jì)數(shù)器，d，rs觸發(fā)器，加法器，交通燈等，此原碼基于長(zhǎng)江大學(xué)可編程器件實(shí)驗(yàn)箱,如要運(yùn)行在其他平臺(tái)上需要重新定義管腳

  標(biāo)簽： max-plus vhdl 大學(xué) 加法器

  上傳時(shí)間： 2013-12-23

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• 這是用vhdl編寫的四位加法器免費(fèi)下載

  資源簡(jiǎn)介：這是用vhdl編寫的四位加法器，請(qǐng)多指教

  標(biāo)簽： vhdl 編寫 加法器

  上傳時(shí)間： 2013-12-12

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• 基于maxplus2的八位加法器免費(fèi)下載

  資源簡(jiǎn)介：基于maxplus2的八位加法器，已經(jīng)通過(guò)仿真

  標(biāo)簽： maxplus2 加法器

  上傳時(shí)間： 2014-01-19

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• N位加法器源代碼免費(fèi)下載

  資源簡(jiǎn)介：N位加法器源代碼，通用的，通過(guò)xilinx驗(yàn)證，希望對(duì)大家有用。

  標(biāo)簽： 加法器 源代碼

  上傳時(shí)間： 2015-06-06

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• 超前進(jìn)位加法器的例子,包括源碼和測(cè)試文件,壓縮包,無(wú)密碼.免費(fèi)下載

  資源簡(jiǎn)介：超前進(jìn)位加法器的例子,包括源碼和測(cè)試文件,壓縮包,無(wú)密碼.

  標(biāo)簽： 進(jìn)位 加法器 源碼 測(cè)試

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• 實(shí)現(xiàn)四位加法器的VHDL代碼免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)四位加法器的VHDL代碼，里面含有全加器的代碼

  標(biāo)簽： VHDL 加法器 代碼

  上傳時(shí)間： 2013-12-22

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• 本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.免費(fèi)下載

  資源簡(jiǎn)介：本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.

  標(biāo)簽： verilog 加法器 HDL 進(jìn)位

  上傳時(shí)間： 2013-12-17

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• VHDL——N位加法器設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：VHDL——N位加法器設(shè)計(jì)

  標(biāo)簽： VHDL 加法器

  上傳時(shí)間： 2013-12-20

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• 四位加法器免費(fèi)下載

  資源簡(jiǎn)介：四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的設(shè)計(jì)原型

  標(biāo)簽： 加法器

  上傳時(shí)間： 2015-09-07

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• 介紹8位加法器、分頻電路、數(shù)字秒表的PPT免費(fèi)下載

  資源簡(jiǎn)介：介紹8位加法器、分頻電路、數(shù)字秒表的PPT，帶源碼，解釋詳細(xì)，一步一步學(xué)習(xí)，是學(xué)習(xí)VHDL的好

  標(biāo)簽： 8位 加法器 分頻電路

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• 十六位超前進(jìn)位加法器免費(fèi)下載

  資源簡(jiǎn)介：十六位超前進(jìn)位加法器，Verilog HDL

  標(biāo)簽： 十六位 加法器 進(jìn)位

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• 8位加法器VHDL 8位加法器VHDL 8位加法器VHDL免費(fèi)下載

  資源簡(jiǎn)介：8位加法器VHDL 8位加法器VHDL 8位加法器VHDL

  標(biāo)簽： VHDL 8位 加法器

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• VHD設(shè)計(jì)實(shí)例8位加法器的設(shè)計(jì)分頻電路數(shù)字秒表的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：VHD設(shè)計(jì)實(shí)例8位加法器的設(shè)計(jì)分頻電路數(shù)字秒表的設(shè)計(jì)

  標(biāo)簽： VHD 8位 設(shè)計(jì)實(shí)例 加法器

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• 一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)，內(nèi)含測(cè)試文件，可以綜合，非常有參考價(jià)值

  標(biāo)簽： Verilog 進(jìn)位 加法器

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• 用Verilog語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器免費(fèi)下載

  資源簡(jiǎn)介：用Verilog語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測(cè)試文件。

  標(biāo)簽： Verilog 8bit 語(yǔ)言 加法器

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• 超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼免費(fèi)下載

  資源簡(jiǎn)介：超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼

  標(biāo)簽： VHDL 進(jìn)位 加法器 代碼

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• 實(shí)現(xiàn)簡(jiǎn)單十六位加法器及測(cè)試程序 的verilog代碼免費(fèi)下載

  資源簡(jiǎn)介：實(shí)現(xiàn)簡(jiǎn)單十六位加法器及測(cè)試程序 的verilog代碼

  標(biāo)簽： verilog 十六位 加法器 代碼

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