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altera Quartus II 減法器使用 配合LED，可自動(dòng)與手動(dòng)按鈕控製。 (含電路)
標(biāo)簽： Quartus altera LED II
上傳時(shí)間： 2013-12-13
上傳用戶：王楚楚
5 bits 的加法器與減法器合併電路之原始程式製作
標(biāo)簽： bits 加法器 法器 程式
上傳時(shí)間： 2016-05-18
上傳用戶：ippler8
本文提出一個(gè)根值4 蝴蝶元素使用(m, n) - 櫃臺(tái)減少硬體複雜, 延遲時(shí)間, 和電力消費(fèi)被介入在使用常規(guī)加法器。並且一臺(tái)修改過的換向器為FFT 算法被描述與用管道運(yùn)輸?shù)膶?shí)施一起為連續(xù)輸入資料減少資料記憶要求。
標(biāo)簽： FFT 元素 修改 加法器
上傳時(shí)間： 2015-12-04
上傳用戶：541657925
在精密乘法器設(shè)計(jì)中采用AD630整流放大器:
標(biāo)簽： 630 AD 精密 乘法器設(shè)計(jì)
上傳時(shí)間： 2013-07-10
上傳用戶：zhyiroy
32位單精度浮點(diǎn)加法器。進(jìn)行用加法運(yùn)算，仿真輸出
標(biāo)簽： 精度 浮點(diǎn) 加法器
上傳時(shí)間： 2013-04-24
上傳用戶：x4587
Altera的FPGA，設(shè)計(jì)的硬件除法器
標(biāo)簽： Altera FPGA 硬件 除法器
上傳時(shí)間： 2013-08-09
上傳用戶：壞天使kk
GF_2_m_域乘法器的快速設(shè)計(jì)及FPGA實(shí)現(xiàn)，對(duì)于rs編翼碼的理解和設(shè)計(jì)有幫助
標(biāo)簽： FPGA GF 乘法器
上傳時(shí)間： 2013-08-16
上傳用戶：tangsiyun
用vhdl實(shí)現(xiàn)的除法器
標(biāo)簽： vhdl 除法器
上傳時(shí)間： 2013-08-28
上傳用戶：wd450412225
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個(gè)模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。\r\n
標(biāo)簽： VHDL 寄存器 數(shù)控振蕩器 加法器
上傳時(shí)間： 2013-09-04
上傳用戶：a471778
簡(jiǎn)單介紹了ADI公司推出的新一代高性能模擬乘法器ADL5391的主要特性和工作原理。給出了基于ADL5391的寬帶乘法器的典型應(yīng)用電路，并對(duì)其進(jìn)行了測(cè)試。最后設(shè)計(jì)了基于ADL5391的二倍頻電路，測(cè)試結(jié)果表明該二倍頻電路具有性能穩(wěn)定、工作頻帶寬、測(cè)量精度高、抗干擾能力強(qiáng)等優(yōu)點(diǎn)。
標(biāo)簽： 5391 ADL 模擬乘法器
上傳時(shí)間： 2013-10-25
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