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減法器

FPU加法器的設計與實現(xiàn)

浮點運算器的核心運算部件是浮點加法器，它是實現(xiàn)浮點指令各種運算的基礎，其設計優(yōu)化對于提高浮點運算的速度和精度相當關鍵。文章從浮點加法器算法和電路實現(xiàn)的角度給出設計方法，通過VHDL語言在QuartusII中進行設計和驗證，此加法器通過狀態(tài)機控制運算，有效地降低了功耗，提高了速度，改善了性能。

標簽： FPU 加法器

上傳時間： 2014-01-19

上傳用戶：xauthu
定點乘法器設計(中文)

　定點乘法器設計(中文) 　運算符：　　+ 對其兩邊的數(shù)據(jù)作加法操作; A + B 　　- 從左邊的數(shù)據(jù)中減去右邊的數(shù)據(jù); A - B 　　- 對跟在其后的數(shù)據(jù)作取補操作，即用0減去跟在其后的數(shù)據(jù); - B 　　* 對其兩邊的數(shù)據(jù)作乘法操作; A * B 　　& 對其兩邊的數(shù)據(jù)按位作與操作; A & B 　　# 對其兩邊的數(shù)據(jù)按位作或操作; A # B 　　@ 對其兩邊的數(shù)據(jù)按位作異或操作; A @ B 　　~ 對跟在其后的數(shù)據(jù)作按位取反操作; ~ B 　　<< 以右邊的數(shù)據(jù)為移位量將左邊的數(shù)據(jù)左移; A << B 　　$ 將其兩邊的數(shù)據(jù)按從左至右順序拼接; A $ B

標簽： 定點乘法器設計

上傳時間： 2013-12-17

上傳用戶：trepb001
模擬乘法器及其在運算電路中的應用

　　模擬乘法器在運算電路中的應用　　8.6.1 乘法運算電路　　8.6.2 除法運算電路　　8.6.3 開方運算電路

標簽： 模擬乘法器中的應用運算電路

上傳時間： 2013-10-10

上傳用戶：270189020
基于選擇進位32位加法器的硬件電路實現(xiàn)

為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現(xiàn)，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結果選擇高位的進位為1或者進位為零的運算結果，節(jié)省了進位選擇等待的時間，最后利用XILINX進行時序仿真，在FPGA上進行驗證，可穩(wěn)定運行在高達50兆的頻率，理論分析與計算機仿真表明該算法切實可行、有效并且易于實現(xiàn)。

標簽： 進位加法器硬件電路實現(xiàn)

上傳時間： 2013-12-19

上傳用戶：jshailingzzh
8位加法器和減法器設計實習報告

8位加法器和減法器設計實習報告

標簽： 8位加法器減法器實習報告

上傳時間： 2013-10-22

上傳用戶：sjyy1001
8位十進制乘法器

EDA課程設計8位十進制乘法器。

標簽： 8位十進制乘法器

上傳時間： 2013-10-17

上傳用戶：牛津鞋
基于FPGA 的單精度浮點數(shù)乘法器設計

設計了一個基于FPGA的單精度浮點數(shù)乘法器.設計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結構,并提出對Wallace樹產(chǎn)生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設計在Altera DE2開發(fā)板上進行了驗證.

標簽： FPGA 精度浮點數(shù) 乘法器設計

上傳時間： 2013-10-09

上傳用戶：xjy441694216
超前進位加法器的設計

超前進位加法器的設計

標簽： 進位加法器

上傳時間： 2013-10-19

上傳用戶：shen_dafa
8位十進制乘法器

EDA課程設計8位十進制乘法器。

標簽： 8位十進制乘法器

上傳時間： 2013-10-09

上傳用戶：ZOULIN58
基于FPGA 的單精度浮點數(shù)乘法器設計

設計了一個基于FPGA的單精度浮點數(shù)乘法器.設計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結構,并提出對Wallace樹產(chǎn)生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設計在Altera DE2開發(fā)板上進行了驗證.

標簽： FPGA 精度浮點數(shù) 乘法器設計

上傳時間： 2013-10-13

上傳用戶：yl1140vista