測試向量波形產生:VHDL實例---加法器源程序
標簽: VHDL 測試 向量 加法器
上傳時間: 2013-12-04
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Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
標簽: Adder Ripple ripple Carry
上傳時間: 2015-05-13
上傳用戶:我們的船長
vhdl 測試向量含測試向量(Test Bench)和波形產生:VHDL實例---相應加法器的測試向量(test bench).txt
標簽: Bench bench vhdl Test
上傳用戶:天涯
16位高速加法器,采用verilog語言編寫,已經成功仿真,能夠運行
標簽: 加法器
上傳時間: 2013-12-24
上傳用戶:aix008
veilog實現的狀態機乘法器.可以參考
標簽: veilog 狀態 乘法器
上傳時間: 2013-12-31
上傳用戶:yulg
該源碼實現了一個8*8位的乘法器,在實現的過程中用到了宏單元
標簽: 源碼 乘法器
上傳時間: 2013-12-28
上傳用戶:bakdesec
大型電子製造業后臺數據庫的詳細設計!絕對好東西!(部分刪減)
標簽: 大型 后臺 分
上傳時間: 2015-05-17
上傳用戶:aa54
布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.
標簽: EDATOOL VHDL 乘法器 程序
上傳時間: 2015-05-20
上傳用戶:zycidjl
這是用vhdl編寫的四位加法器,請多指教
標簽: vhdl 編寫 加法器
上傳時間: 2013-12-12
上傳用戶:yepeng139
基于maxplus2的八位加法器,已經通過仿真
標簽: maxplus2 加法器
上傳時間: 2014-01-19
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