8位加法器的原代碼,主要內容下載看了就知道
標簽: 8位 加法器 代碼
上傳時間: 2013-12-16
上傳用戶:思琦琦
大學vhdl語言實驗大全,基于max-plus2平臺,內有8-3譯碼器,8位加法器,數字鐘,數碼顯示,74ls138,8,4位計數器,d,rs觸發器,加法器,交通燈等,此原碼基于長江大學可編程器件實驗箱,如要運行在其他平臺上需要重新定義管腳
標簽: max-plus vhdl 大學 加法器
上傳時間: 2013-12-23
上傳用戶:qiaoyue
組合語言的大數加減乘除 適合組語初學者訓練計算機科學的運算邏輯
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上傳時間: 2015-05-01
上傳用戶:waitingfy
用一位全加器組成四位全加器. 所用語言是Verilog HDL. 主要用在加法器的設計中。
標簽: Verilog HDL 全加器 語言
上傳時間: 2015-05-02
上傳用戶:zukfu
11,13,16位超前進位加法器的Verilog HDL源代碼。
標簽: Verilog HDL 11 13
上傳時間: 2013-12-28
上傳用戶:ouyangtongze
這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進位的.
標簽: vhdl 輸入 加法器 代碼
上傳時間: 2013-11-30
上傳用戶:gxf2016
這個是帶先行進位的加法器的vhdl代碼,比較復雜,僅僅供大家參考.
標簽: vhdl 進位 加法器 代碼
上傳時間: 2014-01-03
上傳用戶:klin3139
這個是用vhdl編寫的乘法器,僅僅供大家參考
標簽: vhdl 編寫 乘法器 家
上傳時間: 2015-05-06
上傳用戶:我們的船長
這個是用vhdl語言編寫的除法器,僅僅供大家參考.
標簽: vhdl 語言 編寫 家
上傳時間: 2013-12-15
上傳用戶:金宜
一種可以完成16位有符號/無符號二進制數乘法的乘法器。該乘法器采用了改進的Booth算法,簡化了部分積的符號擴展,采用Wallace樹和超前進位加法器來進一步提高電路的運算速度。本乘法器可以作為嵌入式CPU內核的乘法單元,整個設計用VHDL語言實現。
標簽: Booth 符號 乘法器 二進制數
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