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自動(dòng)控制器

基于DSP控制的直流調(diào)速系統(tǒng)及其自適應(yīng)方案的研究.rar

直流電動機具有優(yōu)良的調(diào)速特性,調(diào)速平滑、簡單,且范圍大.同時其過載能力大,能承受頻繁的沖擊負(fù)載,廣泛應(yīng)用于切削機床、造紙機等高性能可控電力拖動領(lǐng)域. 以往直流調(diào)速系統(tǒng)控制器采用分立元件,其故障率高,穩(wěn)定性差,技術(shù)落后,很難滿足生產(chǎn)的需要.隨著計算機技術(shù)及通信技術(shù)的發(fā)展,數(shù)字化直流調(diào)速系統(tǒng)克服了這一不足,成為直調(diào)系統(tǒng)的主流. 本文設(shè)計的系統(tǒng)以DSP為主控芯片,監(jiān)控系統(tǒng)控制芯片使用P89C669單片機,通過上下位機的數(shù)據(jù)通訊,實現(xiàn)系統(tǒng)參數(shù)設(shè)計和調(diào)節(jié)的數(shù)字化.下面是具體工作闡述: 1.設(shè)計了電封閉直流調(diào)速系統(tǒng)的硬件和軟件,完成兩臺同軸電機的電封閉實驗. 2.主電路使用三菱公司的IPM-PS21867作為功率輸出模塊,同時設(shè)計了驅(qū)動保護電路、控制電路以及通信保護電路. 3.采用PWM控制方式,編寫了系統(tǒng)的軟件.主要包括主程序、通訊顯示程序以及中斷服務(wù)子程序. 4.完成了樣機的整體布局和調(diào)試,實現(xiàn)了系統(tǒng)的雙閉環(huán)控制. 5.針對由于負(fù)載、轉(zhuǎn)動慣量等的變化影響系統(tǒng)的調(diào)速性能,本文基于模型參考自適應(yīng)控制原理,給出了雙閉環(huán)調(diào)速系統(tǒng)自適應(yīng)的Narendra方案的具體實現(xiàn),通過仿真驗證方案的可行性.

標(biāo)簽： DSP 控制直流調(diào)速系統(tǒng)

上傳時間： 2013-04-24

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多功能車輛總線控制器的FPGA設(shè)計與開發(fā).rar

隨著計算機網(wǎng)絡(luò)與嵌入式控制技術(shù)的迅速發(fā)展，作為傳統(tǒng)運輸行業(yè)的鐵路系統(tǒng)對此也有了新的要求，列車通信網(wǎng)絡(luò)應(yīng)運而生。經(jīng)過多年的發(fā)展，國際電工委員會(IEC)為了規(guī)范列車通信網(wǎng)絡(luò)，于1999年通過了IEC61375-1標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)將列車通信網(wǎng)絡(luò)分為兩條總線：絞線式列車總線(WTB)和多功能車輛總線(MVB)。MVB是一個標(biāo)準(zhǔn)通信介質(zhì)，為掛在其上的設(shè)備傳輸和交換數(shù)據(jù)。而多功能車輛總線控制器(MVBC)是MVB與MVB實際物理層之間的接口，其主要實現(xiàn)MVB數(shù)據(jù)鏈路層的功能。由于該項關(guān)鍵技術(shù)仍被國外公司壟斷，因此開發(fā)具有自主知識產(chǎn)權(quán)的MVBC迫在眉睫。鑒于上述原因，本文深入研究了IEC61375-1標(biāo)準(zhǔn)。根據(jù)MVBC的技術(shù)特點，本文提出了使用FPGA來實現(xiàn)其具體功能的方案。掛在MVB總線上的設(shè)備分為五類，他們的功能各不相同。而支持4類設(shè)備的MVBC具有設(shè)備狀態(tài)、過程數(shù)據(jù)、消息數(shù)據(jù)通信和總線管理功能，并且兼容2類和3類設(shè)備。本文的目的就是用FPGA實現(xiàn)支持4類設(shè)備的MVBC。本文采用自頂向下的設(shè)計方法。整個MVBC主要劃分為：編碼模塊、譯碼模塊、冗余控制模塊、報文分析單元、通信存儲控制器、主控制單元、地址邏輯模塊。在整個開發(fā)流程中，使用Xilinx的ISE集成開發(fā)環(huán)境。使用Verilog HDL硬件描述語言對上述各個模塊進行RTL級描述，并用Synplify Pro進行綜合。最后，在ModelSim中對各個模塊進行了布線后仿真和驗證。在實驗室條件下，通過嚴(yán)格的仿真驗證后，其結(jié)果證明了本文設(shè)計的模塊達(dá)到了IEC61375-1標(biāo)準(zhǔn)的要求。因此，用FPGA實現(xiàn)MVBC這一方案具有可操作性。關(guān)鍵詞：列車通信網(wǎng)；多功能車輛總線；多功能車輛總線控制器；現(xiàn)場可編程門陣列

標(biāo)簽： FPGA 多功能總線控制器

上傳時間： 2013-07-18

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DDR2控制器IP的設(shè)計與FPGA實現(xiàn).rar

DDR2 SDRAM是目前內(nèi)存市場上的主流內(nèi)存。除了通用計算機系統(tǒng)外，大量的嵌入式系統(tǒng)也紛紛采用DDR2內(nèi)存，越來越多的SoC系統(tǒng)芯片中會集成有DDR2接口模塊。因此，設(shè)計一款匹配DDR2的內(nèi)存控制器將會具有良好的應(yīng)用前景。論文在研究了DDR2的JEDEC標(biāo)準(zhǔn)的基礎(chǔ)上，設(shè)計出DDR2控制器的整體架構(gòu)，采用自項向下的設(shè)計方法和模塊化的思想，將DDR2控制器劃分為若干模塊，并使用Verilog HDL語言完成DDR2控制器IP軟核中初始化模塊、配置模塊、執(zhí)行模塊和數(shù)據(jù)通道模塊的RTL級設(shè)計。根據(jù)在設(shè)計中遇到的問題，對DDR2控制器的整體架構(gòu)進行改進與完善。在分析了Altera數(shù)字PHY的基本性能的基礎(chǔ)上，設(shè)計DDR2控制器與數(shù)字PHY的接口模塊。搭建DDR2控制器IP軟核的仿真驗證平臺，針對設(shè)計的具體功能進行仿真驗證，并實現(xiàn)在Altera Stratix II GX90開發(fā)板上對DDR2存儲芯片基本讀/寫操作控制的FPGA功能演示。論文設(shè)計的DDR2控制器的主要特點是： 1.支持?jǐn)?shù)字PHY電路，不需要實際的硬件電路就完成DDR2控制器與DDR2存儲芯片之間的物理層接口，節(jié)約了設(shè)計成本，縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來，簡化了具體操作。 3.支持多個DDR2存儲芯片，使得DDR2控制器的應(yīng)用范圍更為廣闊。 4.支持DDR2的三項新技術(shù)，充分發(fā)揮DDR2內(nèi)存的特性。 5.自動DDR2刷新控制，方便用戶對DDR2內(nèi)存的控制。

標(biāo)簽： DDR2 FPGA 控制器

上傳時間： 2013-06-10

上傳用戶：ynzfm
基于FPGA的PID智能控制器的研究.rar

工業(yè)生產(chǎn)過程往往具有非線性、不確定性，難以建立精確的數(shù)學(xué)模型。應(yīng)用常規(guī)的PID控制器難以達(dá)到理想的控制效果。作為的重要分支，人工神經(jīng)網(wǎng)絡(luò)具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統(tǒng)建模、辨識和控制中常用的理論和方法。其中，神經(jīng)元具有很強的信息綜合、學(xué)習(xí)記憶、自學(xué)習(xí)和自適應(yīng)能力，可以處理那些難以用模型和規(guī)則描述的過程，將神經(jīng)元與PID結(jié)合，應(yīng)用到實際的控制中，可以在線調(diào)整PID的參數(shù)，使系統(tǒng)具有較強的抗干擾能力、自適應(yīng)能力和較好的魯棒性。目前，人工神經(jīng)網(wǎng)絡(luò)的研究主要是神經(jīng)網(wǎng)絡(luò)的理論研究、神經(jīng)網(wǎng)絡(luò)的應(yīng)用研究和神經(jīng)網(wǎng)絡(luò)的實現(xiàn)技術(shù)研究，這三方面是相互依賴和相互促進的關(guān)系。本文主要側(cè)重的是神經(jīng)網(wǎng)絡(luò)的實現(xiàn)技術(shù)研究方面，創(chuàng)新性地利用FPGA嵌入式系統(tǒng)開發(fā)技術(shù)實現(xiàn)單神經(jīng)元PID智能控制器的研究與設(shè)計，并將其封裝成為一個專用的IP核供其他的控制系統(tǒng)使用。首先，對單神經(jīng)元PID智能控制器的設(shè)計原理和設(shè)計算法進行了深入的研究與分析；其次，利用MATLAB設(shè)計單神經(jīng)元PID智能控制器，針對特定的被控對象，對其進行仿真實驗，獲得比較理想的系統(tǒng)輸出；然后，研究基于FPGA的單神經(jīng)元智能控制算法的實現(xiàn)，對控制器進行VHDL語言分層設(shè)計，使用Altera公司的軟件QuartusⅡ6.1進行仿真實驗。兩個仿真實驗結(jié)果表明，基于FPGA的單神經(jīng)元智能控制器比MATLAB設(shè)計的單神經(jīng)元PID智能控制器性能優(yōu)良。本文的設(shè)計模塊主要包括權(quán)值修改模塊、誤差計算模塊、權(quán)值產(chǎn)生模塊和輸出模塊。在各個模塊的設(shè)計中進行了優(yōu)化處理，使本文的設(shè)計不僅利用的硬件資源少，而且也有很快的運行速度，同時也改善了傳統(tǒng)控制器的控制性能。

標(biāo)簽： FPGA PID 智能控制器

上傳時間： 2013-04-24

上傳用戶：13517191407
基于FPGA的10M100M以太網(wǎng)控制器的設(shè)計.rar

隨著以太網(wǎng)技術(shù)的不斷發(fā)展，網(wǎng)絡(luò)的傳輸速度已經(jīng)由最初的10M發(fā)展到現(xiàn)在的10,000M。用可編程邏輯器件(FPGA)實現(xiàn)以太網(wǎng)控制器與其它SOC系統(tǒng)的互連成為當(dāng)前的研究熱點。本文闡述了MAC層的FPGA設(shè)計、仿真及測試；介紹了整個系統(tǒng)的內(nèi)部結(jié)構(gòu)、模塊劃分，并對各個模塊的設(shè)計過程進行了詳細(xì)闡述，接著介紹了開發(fā)環(huán)境和驗證工具，同時給出測試方案、驗證數(shù)據(jù)、實現(xiàn)結(jié)果及時序仿真波形圖。對MAC層的主要功能模塊如:發(fā)送模塊、接收模塊、MAC流程控制模塊、寄存器模塊、MⅡ接口模塊和主機接口模塊以及CRC，CSMA/CD，HASH表等算法給出了基于FPGA及硬件描述語言的解決方法。本課題針對以下三個方面進行了研究并取得一定的成果: 1)FPGA開發(fā)平臺的硬件實現(xiàn)。選用Xilinx公司的XC3S1000-FT256-4-C和ATMEL公司的ARM9200作為測試的核心器件，采用LXT971芯片作為物理層芯片，AT91RM9200作為數(shù)據(jù)輸入源和雙blockram作為幀緩存搭建FPGA硬件驗證開發(fā)平臺。 2)基于FPGA實現(xiàn)以太網(wǎng)控制器。用VerilogHDL語言構(gòu)建以太網(wǎng)控制器，實現(xiàn)CSMA/CD協(xié)議、10M/100M自適應(yīng)以及與物理層MⅡ接口等。 3)采用片上系統(tǒng)通用的WS接口。目的是便于與具有通用接口的片上系統(tǒng)互連，也為構(gòu)建SOC上處理器提供條件。本論文實現(xiàn)了一個基于WS總線接口可裁減的以太網(wǎng)MAC控制器IP軟核，為設(shè)計具有自主知識產(chǎn)權(quán)的以太網(wǎng)MAC控制器積累了經(jīng)驗。同時，為與其它WS接口的控制器實現(xiàn)直接互連創(chuàng)造了條件，對高層次設(shè)計這一先進ASIC設(shè)計方法也有了較為深入的認(rèn)識。

標(biāo)簽： 10M100M FPGA 以太網(wǎng)控制器

上傳時間： 2013-07-17

上傳用戶：bruce
基于FPGA的SDRAM控制器設(shè)計及應(yīng)用.rar

在國家重大科學(xué)工程HIRFL-CSR的CSR控制系統(tǒng)中，需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲器作為數(shù)據(jù)緩沖存儲。同步動態(tài)隨機存儲器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強等優(yōu)勢成為最佳選擇。但是SDRAM卻具有復(fù)雜的時序，為了降低成本，所以采用目前很為流行的EDA技術(shù)，選擇可編程邏輯器件中廣泛使用的現(xiàn)場可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進的自頂向下的設(shè)計思想實現(xiàn)對SDRAM控制器的設(shè)計。論文引言部分簡單介紹了CSR控制系統(tǒng)，指出論文的課題來源與實際意義。第二章首先介紹了存儲器的概況與性能指標(biāo)，其次較為詳細(xì)介紹了動態(tài)存儲器DRAM的基本時序，最后對同步動態(tài)隨機存儲器SDRAM進行詳盡論述，包括性能、特點、結(jié)構(gòu)以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設(shè)計，重點介紹了具體芯片與FPGA設(shè)計技術(shù)。第五章為該SDRAM控制器在CsR控制系統(tǒng)中的一個經(jīng)典應(yīng)用，即同步事例處理器。最后對FPGA技術(shù)進行總結(jié)與展望。本論文完整論述了控制器的設(shè)計原理和具體實現(xiàn)。從測試的結(jié)果來看，本控制器無論從結(jié)構(gòu)上，還是軟硬件上設(shè)計均滿足了工程實際要求。

標(biāo)簽： SDRAM FPGA 制器設(shè)計

上傳時間： 2013-07-19

上傳用戶：dct灬fdc
基于FPGA的高速采樣自適應(yīng)濾波系統(tǒng)的研究

自適應(yīng)濾波器的硬件實現(xiàn)一直是自適應(yīng)信號處理領(lǐng)域研究的熱點。隨著電子技術(shù)的發(fā)展，數(shù)字系統(tǒng)功能越來越強大，對器件的響應(yīng)速度也提出更高的要求。本文針對用通用DSP 芯片實現(xiàn)的自適應(yīng)濾波器處理速度低和用HDL語言編寫底層代碼用FPGA實現(xiàn)的自適應(yīng)濾波器開發(fā)效率低的缺點，提出了一種基于DSP Builder系統(tǒng)建模的設(shè)計方法。以隨機2FSK信號作為研究對象，首先在matlab上編寫了LMS去噪自適應(yīng)濾波器的點M文件，改變自適應(yīng)參數(shù)，進行了一系列的仿真，對算法迭代步長、濾波器的階數(shù)與收斂速度和濾波精度進行了研究，得出了最佳自適應(yīng)參數(shù)，即迭代步長μ=0.0057，濾波器階數(shù)m=8，為硬件實現(xiàn)提供了參考。然后，利用最新DSP Builder工具建立了基于LMS算法的8階2FSK信號去噪自適應(yīng)濾波器的模型，結(jié)合多種EDA工具，在EPFlOKl00EQC208-1器件上設(shè)計出了最高數(shù)據(jù)處理速度為36.63MHz的8階LMS自適應(yīng)濾波器，其速度是文獻[3]通過編寫底層VHDL代碼設(shè)計的8階自適應(yīng)濾波器數(shù)據(jù)處理速度7倍多，是文獻[50]采用DSP通用處理器TMS320C54X設(shè)計的8階自適應(yīng)濾波器處理速度25倍多，開發(fā)效率和器件性能都得到了大大地提高，這種全新的設(shè)計理念與設(shè)計方法是EDA技術(shù)的前沿與發(fā)展方向。最后，采用異步FIFO技術(shù)，設(shè)計了高速采樣自適應(yīng)濾波系統(tǒng)，完成了對雙通道AD器件AD9238與自適應(yīng)濾波器的高速匹配控制，在QuartusⅡ上進行了仿真，給出了系統(tǒng)硬件實現(xiàn)的原理框圖，并將采樣濾波控制器與異步FIF0集成到同一芯片上，既能有效降低高頻可能引起的干擾又降低了系統(tǒng)的成本。

標(biāo)簽： FPGA 高速采樣自適應(yīng)濾波

上傳時間： 2013-06-01

上傳用戶：ynwbosss
基于FPGA的模糊控制器的設(shè)計與實現(xiàn)

模糊控制是智能控制的重要組成部分，它能對那些不能建立精確數(shù)學(xué)模型的場合進行有效的控制；近年來，F(xiàn)PGA及EDA技術(shù)發(fā)展迅速。本論文就是要結(jié)合這兩種先進技術(shù)，在一塊FPGA芯片上實現(xiàn)一個雙輸入單輸出的模糊控制器，并嘗試將ADC和DAC集成在該芯片中，以簡化系統(tǒng)設(shè)計。首先闡述了模糊控制的理論基礎(chǔ)，重點介紹了雙輸入單輸出的模糊控制算法；然后在簡單介紹FPGA結(jié)構(gòu)和VHDL語言的基礎(chǔ)上，采用自項向下的設(shè)計方法，應(yīng)用主流EDA工具進行模糊控制各模塊的設(shè)計，并對每個模塊進行仿真；最后將各模塊組成一完整的模糊控制器，在EDA工具上進行仿真驗證和編程下載，并用一個溫度控制實驗驗證了控制器的功能，證明該控制器滿足一般控制應(yīng)用的要求。本論文是以VHDL和FPGA為代表的現(xiàn)代數(shù)字系統(tǒng)設(shè)計技術(shù)在智能控制領(lǐng)域應(yīng)用的一個嘗試，拓寬了模糊控制器的實現(xiàn)形式，相比于傳統(tǒng)的以單片機為載體的模糊控制器，在系統(tǒng)的簡單性、實時性和經(jīng)濟性方面都有顯著的增強，是一種值得采用的方法。由于在算法的處理上采取了一定的簡化，所以損失了一定的精度。今后可以在算法上進行完善，設(shè)計出高精度的模糊控制器。

標(biāo)簽： FPGA 模糊控制器

上傳時間： 2013-06-07

上傳用戶：haoxiyizhong
基于ARM的減搖鰭智能控制器的研究

減搖鰭是船舶與海洋工程中的一種重要系統(tǒng)，目前已在多種船舶中廣泛應(yīng)用。減搖鰭對于提高船舶耐波性，增加船舶使用壽命，改善設(shè)備與人員的工作條件，提高艦艇的戰(zhàn)斗力具有重要作用。減小船舶橫搖是目前船舶運動控制領(lǐng)域的重要課題之一。本文以船舶減搖鰭系統(tǒng)作為研究對象，重點講述了基于ARM處理器的減搖鰭控制器的設(shè)計與實現(xiàn)方案。減搖鰭系統(tǒng)目前大多采用基于力矩對抗原理的PID控制器。控制器的性能對船舶自然橫搖周期和無因次橫搖衰減系數(shù)有著很大的依賴關(guān)系。由于船舶橫搖運動的復(fù)雜性、非線性、時變性和海況的不確定性，經(jīng)典PID控制難以獲得滿意的控制效果。采用先進的控制策略是解決這一問題的有效方法。本論文將模糊控制與PID控制相結(jié)合，實現(xiàn)了無須精確的對象模型，只須將操作人員和專家長期實踐積累的經(jīng)驗知識用控制規(guī)則模型化，然后用模糊推理在線辨識對象特征參數(shù)，便可對PID參數(shù)實現(xiàn)自整定。另外，浪級調(diào)節(jié)器做為減搖鰭控制器的一個重要組成部分，本論文也對其設(shè)計進行了研究，提出了一種基于海浪譜估計的浪級調(diào)節(jié)器的設(shè)計方法，彌補了傳統(tǒng)浪級調(diào)節(jié)器不能充分利用海浪信息的不足。目前大多數(shù)的減搖鰭控制器使用單片機作為主處理器或者以工控機為基礎(chǔ)開發(fā)而來的，前者集成度不高，穩(wěn)定性也不好，而后者成本較高。因此，本課題設(shè)計了一款新型的基于ARM處理器的減搖鰭控制器，解決了上述問題。該系統(tǒng)主要由硬件平臺和軟件平臺兩部分組成。硬件平臺主要包括基于飛利浦公司的LPC2214的控制器核心電路和輔助實現(xiàn)控制的驅(qū)動電路；軟件平臺主要是基于ARM的軟件，包括啟動代碼和應(yīng)用程序。研究結(jié)果表明：開發(fā)的嵌入式減搖鰭控制系統(tǒng)不僅具有集成度高、性價比高、性能優(yōu)越、抗干擾能力強、穩(wěn)定性好、實時性高等優(yōu)點。同時更能夠適應(yīng)減搖鰭控制系統(tǒng)智能化的發(fā)展趨勢，所以該減搖鰭控制器具有很好的使用價值及意義。

標(biāo)簽： ARM 減搖鰭智能控制器

上傳時間： 2013-07-10

上傳用戶：giser
基于ARM的自動售貨機控制器設(shè)計與實現(xiàn)

自動售貨機作為自助服務(wù)領(lǐng)域中的一員，為國內(nèi)外該領(lǐng)域廠商所研究，并且得到了廣泛的應(yīng)用。為了適應(yīng)客戶的需求，需要開發(fā)一套功能更加完善、擴展性能更強的自動售貨機控制器。本文以國內(nèi)自動售貨機制造商--湖南金碼智能設(shè)備制造有限公司在自動售貨機控制器的研究現(xiàn)狀為背景，分析了公司現(xiàn)有控制器的不足，并制定出基于ARM7與嵌入式實時操作系統(tǒng)μC/OS-Ⅱ的自動售貨機控制器的設(shè)計方案。系統(tǒng)硬件完成了控制器外圍各模塊的接口電路圖設(shè)計，分析了自動售貨機控制器的組成；實現(xiàn)了電源模塊、MDB外設(shè)驅(qū)動模塊、電機驅(qū)動模塊、鍵盤與顯示模塊以及數(shù)據(jù)存儲模塊的開發(fā)，并對各模塊的原理與電氣特性進行了詳細(xì)的說明。軟件上，將μC/OS-Ⅱ成功移植了至ARM7體系結(jié)構(gòu)；針對售貨機本身是一個自反應(yīng)、事件驅(qū)動的系統(tǒng)，使用有限狀態(tài)機來管理系統(tǒng)狀態(tài)以及狀態(tài)轉(zhuǎn)換，并高效地實現(xiàn)了更適用于復(fù)雜系統(tǒng)的層次型有限狀態(tài)機；在μC/OS-Ⅱ與層次有限狀態(tài)機的新軟件框架支持下，編寫了鍵盤與顯示模塊、MDB設(shè)備、數(shù)據(jù)存儲設(shè)備等的驅(qū)動程序和系統(tǒng)應(yīng)用程序。最后，調(diào)試與試驗表明基于ARM的控制器滿足售貨機基本要求，并且本課題的設(shè)計方案對較復(fù)雜的嵌入式系統(tǒng)的研究有一定的借鑒意義和應(yīng)用價值。

標(biāo)簽： ARM 自動售貨機制器設(shè)計

上傳時間： 2013-05-31

上傳用戶：18274401755