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針對主控制板上存儲器(SRAM) 存儲的數據量小和最高頻率低的情況,提出了基于SDR Sdram(同步動態RAM) 作為主存儲器的LED 顯示系統的研究。在實驗中,使用了現場可編程門陣列( FPGA) 來實現各模塊的邏輯功能。最終實現了對L ED 顯示屏的控制,并且一塊主控制板最大限度的控制了256 ×128 個像素點,基于相同條件,比靜態內存控制的面積大了一倍,驗證了動態內存核[7 ]的實用性。
上傳時間： 2013-12-18
上傳用戶：c12228
sdram接口的vhdl實現,適用于lattice的FPGA，內含狀態機和各個模塊的具體實現
上傳時間： 2013-12-23
上傳用戶：hgy9473
FPGA設計的SDRAM控制器，有仿真代碼，已通過驗證
上傳時間： 2017-05-23
上傳用戶：helmos
DDR2 SDRAM 控制器的FPGA實現
上傳時間： 2014-01-14
上傳用戶：康郎
這個是一個基于FPGA的SDRAM控制器系統，實現對SDRAM的讀寫操作，用來實現時序的控制
上傳時間： 2014-01-20
上傳用戶：yuzsu
使用Verilog實現基于FPGA的SDRAM控制器
上傳時間： 2014-01-02
上傳用戶：changeboy
FPGA讀寫SDRAM的VHDL程序，已經測試過
上傳時間： 2013-11-26
上傳用戶：jackgao
基于FPGA的SDRAM控制器Verilog代碼，開發環境為Quartus6.1，控制SDRAM實現對同一片地址先寫后讀。
上傳時間： 2013-12-20
上傳用戶：xieguodong1234
該文檔為基于FPGA的SDRAM控制器的設計與實現簡介文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
上傳時間： 2021-11-23
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基于FPGA設計的sdram讀寫測試實驗Verilog邏輯源碼Quartus工程文件+文檔說明，DRAM選用海力士公司的 HY57V2562 型號,容量為的 256Mbit,采用了 54 引腳的TSOP 封裝, 數據寬度都為 16 位, 工作電壓為 3.3V,并丏采用同步接口方式所有的信號都是時鐘信號。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ps/1psmodule top(input clk,input rst_n,output[1:0] led,output sdram_clk, //sdram clockoutput sdram_cke, //sdram clock enableoutput sdram_cs_n, //sdram chip selectoutput sdram_we_n, //sdram write enableoutput sdram_cas_n, //sdram column address strobeoutput sdram_ras_n, //sdram row address strobeoutput[1:0] sdram_dqm, //sdram data enable output[1:0] sdram_ba, //sdram bank addressoutput[12:0] sdram_addr, //sdram addressinout[15:0] sdram_dq //sdram data);parameter MEM_DATA_BITS = 16 ; //external memory user interface data widthparameter ADDR_BITS = 24 ; //external memory user interface address widthparameter BUSRT_BITS = 10 ; //external memory user interface burst widthparameter BURST_SIZE = 128 ; //burst sizewire wr_burst_data_req; // from external memory controller,write data request ,before data 1 clockwire wr_burst_finish; // from external memory controller,burst write finish
標簽： fpga sdram verilog quartus
上傳時間： 2021-12-18
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