advanced digital design with the verilog hdl
標(biāo)簽： advanced digital verilog design
上傳時(shí)間： 2013-12-15
上傳用戶：爺?shù)臍赓|(zhì)
verilog HDL實(shí)現(xiàn)先進(jìn)先出棧，不含測(cè)試文件
上傳時(shí)間： 2015-08-20
上傳用戶：rocwangdp
Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模，想學(xué)習(xí)的這個(gè)資料對(duì)你有用。
標(biāo)簽： Verilog HDL 硬件描述語(yǔ)言
上傳時(shí)間： 2015-09-02
上傳用戶：zhaoq123
Verilog HDL硬件描述語(yǔ)言，徐振林編著。pdf格式。
標(biāo)簽： Verilog HDL 硬件描述語(yǔ)言
上傳時(shí)間： 2014-12-04
上傳用戶：tianyi223
verilog HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10
上傳時(shí)間： 2015-09-05
上傳用戶：gdgzhym
Verilog HDL硬件描述語(yǔ)言 01簡(jiǎn)介.PDF 02HDL指南.PDF 03語(yǔ)言要素.PDF 04表達(dá)式.PDF 05門電平模型化.PDF 06用戶定義原語(yǔ).PDF 07數(shù)據(jù)流模型化.PDF 08行為建模.PDF 09結(jié)構(gòu)建模.PDF 10其它論題.PDF 11驗(yàn)證.PDF 12建模實(shí)例.PDF 13語(yǔ)法參考.PDF
上傳時(shí)間： 2013-12-28
上傳用戶：Andy123456
王金明的Verilog HDL程序集合，包含各個(gè)常用的程序
上傳時(shí)間： 2013-11-26
上傳用戶：星仔
基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.1 簡(jiǎn)單的可編程單脈沖發(fā)生器 9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 9.1.2 流程圖的設(shè)計(jì) 9.1.3 系統(tǒng)功能描述 9.1.4 邏輯框圖 9.1.5 延時(shí)模塊的詳細(xì)描述及仿真 9.1.6 功能模塊VERILOG-hdl描述的模塊化方法 9.1.7 輸入檢測(cè)模塊的詳細(xì)描述及仿真 9.1.8 計(jì)數(shù)模塊的詳細(xì)描述 9.1.9 可編程單脈沖發(fā)生器的系統(tǒng)仿真 9.1.10 可編程單脈沖發(fā)生器的硬件實(shí)現(xiàn) 9.1.11 關(guān)于電路設(shè)計(jì)中常用的幾個(gè)有關(guān)名詞
標(biāo)簽： VERILOG-hdl 9.1 功能描述
上傳時(shí)間： 2015-09-16
上傳用戶：chfanjiang
基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 9.2.1 LCD顯示單元的工作原理 9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 9.2.5 task的使用方法 9.2.6 for循環(huán)語(yǔ)句的使用方法 9.2.7 二進(jìn)制數(shù)轉(zhuǎn)換BCD碼的硬件實(shí)現(xiàn) 9.2.8 可編程單脈沖發(fā)生器與顯示單元的接口 9.2.9 具有LCD顯示單元的可編程單脈沖發(fā)生器的硬件實(shí)現(xiàn) 9.2.10 編譯指令-"文件包含"處理的使用方法
標(biāo)簽： VERILOG-hdl LCD 9.2 顯示單元
上傳時(shí)間： 2014-06-23
上傳用戶：xc216
基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 9.3.1 脈沖計(jì)數(shù)器的工作原理 9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.3.3 parameter的使用方法 9.3.4 repeat循環(huán)語(yǔ)句的使用方法 9.3.5 系統(tǒng)函數(shù)$random的使用方法 9.3.6 脈沖計(jì)數(shù)器的VERILOG-hdl描述 9.3.7 特定脈沖序列的發(fā)生 9.3.8 脈沖計(jì)數(shù)器的硬件實(shí)現(xiàn)
標(biāo)簽： VERILOG-hdl parameter 9.3 硬件電路
上傳時(shí)間： 2013-12-14
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