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VERILOG-hdl

基于VERILOG-hdl的硬件電路的實現 9.4 脈沖頻率的測量與顯示　　9.4.1 脈沖頻率的測量原理　　9.4.2 頻率計的工作原理　　9.4.3 頻率測量模塊的設計與實現

基于VERILOG-hdl的硬件電路的實現 9.4 脈沖頻率的測量與顯示　　9.4.1 脈沖頻率的測量原理　　9.4.2 頻率計的工作原理　　9.4.3 頻率測量模塊的設計與實現　　9.4.4 while循環語句的使用方法　　9.4.5 門控信號發生模塊的設計與實現　　9.4.6 頻率計的VERILOG-hdl描述　　9.4.7 頻率計的硬件實現

標簽： VERILOG-hdl 9.4 脈沖頻率

上傳時間： 2013-12-01

上傳用戶：frank1234
基于VERILOG-hdl的硬件電路的實現 9.5 脈沖周期的測量與顯示　　9.5.1 脈沖周期的測量原理　　9.5.2 周期計的工作原理　　9.5.3 周期測量模塊的設計與實現

基于VERILOG-hdl的硬件電路的實現 9.5 脈沖周期的測量與顯示　　9.5.1 脈沖周期的測量原理　　9.5.2 周期計的工作原理　　9.5.3 周期測量模塊的設計與實現　　9.5.4 forever循環語句的使用方法　　9.5.5 disable禁止語句的使用方法　　9.5.6 時標信號發生模塊的設計與實現　　9.5.7 周期計的VERILOG-hdl描述　　9.5.8 周期計的硬件實現　　9.5.9 周期測量模塊的設計與實現之二　　　　9.5.10 改進型周期計的VERILOG-hdl描述　　9.5.11 改進型周期計的硬件實現　　9.5.12 兩種周期計的對比

標簽： VERILOG-hdl 周期 9.5 脈沖

上傳時間： 2015-09-16

上傳用戶：皇族傳媒
基于VERILOG-hdl的硬件電路的實現 9.6 脈沖高電平和低電平持續時間的測量與顯示　　9.6.1 脈沖高電平和低電平持續時間測量的工作原理　　9.6.2 高低電平持續時間測量模

基于VERILOG-hdl的硬件電路的實現 9.6 脈沖高電平和低電平持續時間的測量與顯示　　9.6.1 脈沖高電平和低電平持續時間測量的工作原理　　9.6.2 高低電平持續時間測量模塊的設計與實現　　9.6.3 改進型高低電平持續時間測量模塊的設計與實現　　9.6.4 begin聲明語句的使用方法　　9.6.5 initial語句和always語句的使用方法　　9.6.6 時標信號發生模塊的設計與實現　　9.6.7 脈沖高低電平持續時間測量的VERILOG-hdl描述　　9.6.8 脈沖高低電平持續時間測量的硬件實現

標簽： VERILOG-hdl 低電平 9.6 時間測量

上傳時間： 2013-11-30

上傳用戶：chenlong
基于VERILOG-hdl的硬件電路的實現 9.7 步進電機的控制　　9.7.1 步進電機驅動的邏輯符號　　9.7.2 步進電機驅動的時序圖　　9.7.3 步進電機驅動的邏輯框圖

基于VERILOG-hdl的硬件電路的實現 9.7 步進電機的控制　　9.7.1 步進電機驅動的邏輯符號　　9.7.2 步進電機驅動的時序圖　　9.7.3 步進電機驅動的邏輯框圖　　9.7.4 計數模塊的設計與實現　　9.7.5 譯碼模塊的設計與實現　　9.7.6 步進電機驅動的VERILOG-hdl描述　　　9.7.7 編譯指令-"宏替換`define"的使用方法　　9.7.8 編譯指令-"時間尺度`timescale"的使用方法　　9.7.9 系統任務-"$finish"的使用方法　　9.7.10 步進電機驅動的硬件實現

標簽： VERILOG-hdl 步進電機驅動 9.7 硬件電路

上傳時間： 2014-01-23

上傳用戶：拔絲土豆
基于VERILOG-hdl的硬件電路的實現 9.8 基于256點陣的漢字顯示　　9.8.1 單個靜止漢字顯示的設計原理及其仿真實現　　9.8.2 單個靜止漢字顯示的硬件實現　　9

基于VERILOG-hdl的硬件電路的實現 9.8 基于256點陣的漢字顯示　　9.8.1 單個靜止漢字顯示的設計原理及其仿真實現　　9.8.2 單個靜止漢字顯示的硬件實現　　9.8.3 多個靜止漢字顯示的設計原理及其硬件實現　　9.8.4 單個運動漢字顯示的設計原理及其硬件實現　　9.8.5 多個運動漢字顯示的設計原理及其硬件實現

標簽： VERILOG-hdl 漢字顯示 9.8 256

上傳時間： 2013-12-31

上傳用戶：l254587896
基本運算邏輯和它們的Verilog HDL模型

基本運算邏輯和它們的Verilog HDL模型

標簽： Verilog HDL 運算模型

上傳時間： 2015-09-17

上傳用戶：qw12
原創VERILOG HDL 實現CACHE的操作

原創VERILOG HDL 實現CACHE的操作，有需要請下載

標簽： VERILOG CACHE HDL 操作

上傳時間： 2015-09-20

上傳用戶：181992417
verilog hdl編寫,六段流水線CPU.程序完整

verilog hdl編寫,六段流水線CPU.程序完整，功能強驚。分為多模塊編寫

標簽： verilog hdl CPU 編寫

上傳時間： 2013-12-10

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Verilog 程序例子王金明：《Verilog HDL程序設計教程》程序例子

Verilog 程序例子王金明：《Verilog HDL程序設計教程》程序例子，帶說明。

標簽： Verilog HDL 程序教程

上傳時間： 2014-01-08

上傳用戶：star_in_rain
aes算法的verilog hdl實現

aes算法的verilog hdl實現，供給大家作為參考。

標簽： verilog aes hdl 算法

上傳時間： 2013-12-18

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VERILOG-hdl

基于VERILOG-hdl的硬件電路的實現 9.4 脈沖頻率的測量與顯示　　9.4.1 脈沖頻率的測量原理　　9.4.2 頻率計的工作原理　　9.4.3 頻率測量模塊的設計與實現

基于VERILOG-hdl的硬件電路的實現 9.5 脈沖周期的測量與顯示　　9.5.1 脈沖周期的測量原理　　9.5.2 周期計的工作原理　　9.5.3 周期測量模塊的設計與實現

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基于VERILOG-hdl的硬件電路的實現 9.7 步進電機的控制　　9.7.1 步進電機驅動的邏輯符號　　9.7.2 步進電機驅動的時序圖　　9.7.3 步進電機驅動的邏輯框圖

基于VERILOG-hdl的硬件電路的實現 9.8 基于256點陣的漢字顯示　　9.8.1 單個靜止漢字顯示的設計原理及其仿真實現　　9.8.2 單個靜止漢字顯示的硬件實現　　9

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Verilog 程序例子王金明：《Verilog HDL程序設計教程》程序例子

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