使用Verilog HDL 實(shí)現(xiàn)AES硬體加解密
標(biāo)簽： Verilog HDL AES 加解密
上傳時(shí)間： 2016-08-25
上傳用戶：gdgzhym
用verilog HDL產(chǎn)生正弦階梯波。加da即可輸出正弦波
標(biāo)簽： verilog HDL 正弦 輸出
上傳時(shí)間： 2014-01-17
上傳用戶：wkchong
基于Verilog HDL的異步FIFO設(shè)計(jì)與實(shí)現(xiàn)
標(biāo)簽： Verilog FIFO HDL
上傳時(shí)間： 2013-12-19
上傳用戶：a3318966
verilog HDL語(yǔ)言編寫(xiě)的數(shù)字秒表，仿真已經(jīng)通過(guò)，可供參考
標(biāo)簽： verilog HDL 語(yǔ)言 編寫(xiě)
上傳用戶：chfanjiang
《Verilog HDL 語(yǔ)言編程》 異步FIFO設(shè)計(jì)（基于Verilog)
標(biāo)簽： Verilog FIFO HDL 語(yǔ)言編程
上傳時(shí)間： 2016-08-30
上傳用戶：561596
<Verilog HDL 語(yǔ)言編程》 RS(204,188)譯碼器的設(shè)計(jì)
標(biāo)簽： Verilog HDL 204 188
上傳時(shí)間： 2013-11-30
上傳用戶：lizhen9880
《Verilog HDL語(yǔ)言編程》 常有加法器（基于Verilog）
標(biāo)簽： Verilog HDL 語(yǔ)言編程 加法器
上傳時(shí)間： 2013-12-18
上傳用戶：cjf0304
FPGA開(kāi)發(fā)入門的Verilog HDL程序---流水燈,真實(shí)可用，驗(yàn)證通過(guò)，工程環(huán)境為Altera Quartus
標(biāo)簽： Verilog FPGA HDL 程序
上傳時(shí)間： 2016-09-01
上傳用戶：VRMMO
FPGA開(kāi)發(fā)入門的Verilog HDL程序2---梁祝音樂(lè)播放,真實(shí)可用，驗(yàn)證通過(guò)，工程環(huán)境為Altera Quartus II
上傳時(shí)間： 2014-01-09
上傳用戶：Altman
（219）卷積編碼的verilog hdl源代碼,很有用的啊,
標(biāo)簽： verilog 219 hdl 卷積
上傳用戶：Late_Li
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