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VeriLog

VeriLogHDL是一種硬件描述語(yǔ)言，以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。VeriLogHDL和VHDL是世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀(jì)80年代中期開發(fā)出來(lái)的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購(gòu)）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。[1]

基于VeriLog HDL設(shè)計(jì)的多功能數(shù)字鐘

本文利用VeriLog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過(guò)Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過(guò)下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。關(guān)鍵詞：VeriLog HDL；硬件描述語(yǔ)言；FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the VeriLog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of VeriLog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: VeriLog HDL；hardware description language；FPGA

標(biāo)簽： VeriLog HDL 多功能數(shù)字

上傳時(shí)間： 2013-11-10

上傳用戶：hz07104032
DES 加密算法的VHDL和VeriLog 源程序及其TESTBENCH。

DES 加密算法的VHDL和VeriLog 源程序及其TESTBENCH。

標(biāo)簽： TESTBENCH VeriLog VHDL DES

上傳時(shí)間： 2015-01-04

上傳用戶：songyue1991
本文為VeriLog的源代碼

本文為VeriLog的源代碼

標(biāo)簽： VeriLog 源代碼

上傳時(shí)間： 2015-01-08

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VeriLog編碼與綜合中的非阻塞性賦值

VeriLog編碼與綜合中的非阻塞性賦值

標(biāo)簽： VeriLog 編碼非阻塞性賦值

上傳時(shí)間： 2013-12-23

上傳用戶：杜瑩12345
8位RISC　CPU的VeriLog編程　SOURCECODE

8位RISC　CPU的VeriLog編程　SOURCECODE

標(biāo)簽： SOURCECODE VeriLog RISC CPU

上傳時(shí)間： 2015-01-09

上傳用戶：Andy123456
VeriLog DHL教程

VeriLog DHL教程

標(biāo)簽： VeriLog DHL 教程

上傳時(shí)間： 2014-01-11

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sdram的VeriLog的源碼實(shí)現(xiàn)

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標(biāo)簽： VeriLog sdram 源碼

上傳時(shí)間： 2015-01-09

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PCI接口的VeriLog源代碼

PCI接口的VeriLog源代碼

標(biāo)簽： VeriLog PCI 接口源代碼

上傳時(shí)間： 2013-12-28

上傳用戶：l254587896
有關(guān)VeriLog的比較精辟的介紹

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標(biāo)簽： VeriLog 比較

上傳時(shí)間： 2014-09-02

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VeriLog Coding Style for Efficient Digital Design

VeriLog Coding Style for Efficient Digital Design

標(biāo)簽： Efficient VeriLog Digital Coding

上傳時(shí)間： 2015-01-21

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VeriLog

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DES 加密算法的VHDL和VeriLog 源程序及其TESTBENCH。

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