本文件是pci的VeriLog源代碼程序
標簽： VeriLog pci 源代碼 程序
上傳時間： 2015-05-14
上傳用戶：1079836864
VeriLog具體講解
標簽： VeriLog
上傳時間： 2013-12-17
上傳用戶：yxgi5
推薦下載,VeriLog狀態機實例.體現了流水線思想的應用
標簽： VeriLog 狀態 流水線
上傳時間： 2014-01-25
上傳用戶：1101055045
推薦下載,VeriLog處理器設計實例.體現了結構描述和寄存器傳輸描述的應用
標簽： VeriLog 處理器 傳輸
上傳用戶：yuzsu
強烈推薦下載,VeriLog狀態機實例.可以在modelsim下運行.
標簽： modelsim VeriLog 狀態
上傳時間： 2014-01-06
上傳用戶：GavinNeko
還是一個VeriLog原代碼,可以在modelsim下運行,強烈推薦下載
標簽： modelsim VeriLog 代碼
上傳用戶：亞亞娟娟123
arm VeriLog hdl ip core
標簽： VeriLog core arm hdl
上傳時間： 2014-01-14
上傳用戶：wang0123456789
維特比解碼器低功耗設計VeriLog編碼完整的程序可直接用
標簽： VeriLog 解碼器 低功耗設計 編碼
上傳時間： 2013-12-18
上傳用戶：silenthink
Arbiter.v VeriLog實現 三路請求，使用循環策略的仲裁器 含有看門狗電路
標簽： Arbiter VeriLog
上傳時間： 2013-12-10
上傳用戶：qlpqlq
VeriLog 實現 優化的16位比較器 可以輸出大于，小于，等于。模塊化設計，可擴展為32位
標簽： VeriLog 比較器 輸出
上傳時間： 2015-05-16
上傳用戶：dongbaobao
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