這個是用VeriLog做的一個8位功能很弱的CPU
標簽： VeriLog CPU 8位
上傳時間： 2014-11-23
上傳用戶：wangchong
UART VeriLog hdl 實現
標簽： VeriLog UART hdl
上傳時間： 2014-01-11
上傳用戶：PresidentHuang
FIR濾波器的VeriLog實現，實現6級流水線的程序設計。
標簽： VeriLog FIR 濾波器
上傳時間： 2015-06-02
上傳用戶：sjyy1001
VeriLog shi 實現的加法器（8位）適用于初學asic
標簽： VeriLog asic shi 8位
上傳用戶：一諾88
VeriLog 語言綜合實踐入門, 適合初學者 很好的
標簽： VeriLog 語言 實踐 初學者
上傳時間： 2014-01-14
上傳用戶：從此走出陰霾
VeriLog 編程 有測試文檔 基于查表結構實現 離散余弦變換dct 來源：opencores
標簽： opencores VeriLog dct 編程
上傳時間： 2013-12-09
上傳用戶：aig85
用VeriLog 描述的嫡編碼(entropy coding) 應用于圖像壓縮編碼 有測試文檔
標簽： VeriLog entropy coding 編碼
上傳時間： 2015-06-03
上傳用戶：電子世界
用VeriLog 編寫 應用于圖像壓縮編碼中 使用行程長度編碼(run lengthencoding,RLE)對交流系數(Aa)進行編碼。
標簽： lengthencoding VeriLog 編碼 run
上傳時間： 2013-12-28
上傳用戶：sunjet
用VeriLog 描寫 應用于數字圖像壓縮系統--jpeg 有測試文檔
標簽： VeriLog jpeg 應用于 壓縮系統
上傳時間： 2014-01-13
上傳用戶：zhangliming420
一個關于DES算法的VeriLog語言實現,包括了各個實現模塊以及測試模塊
標簽： VeriLog DES 算法 模塊
上傳時間： 2014-01-23
上傳用戶：璇珠官人
蟲蟲下載站版權所有 京ICP備2021023401號-1
