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VeriLog語言寫的SPI接口,全同步設(shè)計(jì),低門數(shù),可以很容易應(yīng)用到嵌入設(shè)計(jì)方案中.

VeriLog語言寫的SPI接口,全同步設(shè)計(jì),低門數(shù),可以很容易應(yīng)用到嵌入設(shè)計(jì)方案中.

標(biāo)簽： VeriLog SPI 語言 接口

上傳時(shí)間： 2014-11-21

上傳用戶：1101055045

一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用VeriLog編寫的

一個(gè)非常簡(jiǎn)單的cpu設(shè)計(jì)的原代碼,是用VeriLog編寫的

標(biāo)簽： VeriLog cpu 代碼 編寫

上傳時(shí)間： 2014-12-08

上傳用戶：siguazgb

VeriLog設(shè)計(jì)進(jìn)階

VeriLog設(shè)計(jì)進(jìn)階，提供大量的設(shè)計(jì)事例供參考學(xué)習(xí)

標(biāo)簽： VeriLog 進(jìn)階

上傳時(shí)間： 2014-01-26

上傳用戶：xjz632

用VeriLog編寫的pci——rtl級(jí)。

用VeriLog編寫的pci——rtl級(jí)。

標(biāo)簽： VeriLog pci rtl 編寫

上傳時(shí)間： 2015-06-06

上傳用戶：亞亞娟娟123

1024點(diǎn)８位FFT的VeriLog語言實(shí)現(xiàn)

1024點(diǎn)８位FFT的VeriLog語言實(shí)現(xiàn)

標(biāo)簽： VeriLog 1024 FFT 語言

上傳時(shí)間： 2015-06-09

上傳用戶：ztj182002

完整的I2C slave model以及spec詳附在內(nèi),適合想利用VeriLog開發(fā)此類傳輸?shù)娜藚⒖?/a>

標(biāo)簽： VeriLog slave model spec

上傳時(shí)間： 2015-06-10

上傳用戶：s363994250

完整的jpeg encoder VeriLog code,DCT部分採(cǎi)用1991 IEEE transection paper,利用skew circular convolution來實(shí)現(xiàn)精簡(jiǎn)電路

完整的jpeg encoder VeriLog code,DCT部分採(cǎi)用1991 IEEE transection paper,利用skew circular convolution來實(shí)現(xiàn)精簡(jiǎn)電路

標(biāo)簽： convolution transection circular encoder

上傳時(shí)間： 2014-01-20

上傳用戶：waizhang

是關(guān)于dct的VeriLog HDL源代碼和測(cè)試程序

是關(guān)于dct的VeriLog HDL源代碼和測(cè)試程序

標(biāo)簽： VeriLog dct HDL 源代碼

上傳時(shí)間： 2014-06-15

上傳用戶：四只眼

MODELSIM 環(huán)境下的VeriLog 源代碼

MODELSIM 環(huán)境下的VeriLog 源代碼，實(shí)現(xiàn)全加器功能

標(biāo)簽： MODELSIM VeriLog 環(huán)境 源代碼

上傳時(shí)間： 2015-06-10

上傳用戶：sardinescn

一個(gè)用VeriLog編寫的模擬交通燈控制的源代碼。模擬在十字路口的雙向交通燈。

一個(gè)用VeriLog編寫的模擬交通燈控制的源代碼。模擬在十字路口的雙向交通燈。

標(biāo)簽： VeriLog 編寫 模擬交通燈 控制

上傳時(shí)間： 2014-01-21

上傳用戶：ljmwh2000