VerilogHDL_advanced_digital_design_code_Ch6 Verilog HDL 高級數(shù)字設(shè)計源碼ch6
標(biāo)簽： VerilogHDL_advanced_digital_desig n_code_Ch Verilog HDL
上傳時間： 2016-02-12
上傳用戶：lmeeworm
VerilogHDL_advanced_digital_design_code_Ch7 Verilog HDL 高級數(shù)字設(shè)計 源碼ch7
上傳時間： 2013-12-23
上傳用戶：ghostparker
實現(xiàn)簡單的UART功能,在QUARTUS4.0下編譯通過,采用Verilog HDL編寫.
標(biāo)簽： QUARTUS VERILOG UART 4.0
上傳時間： 2013-12-18
上傳用戶：hfmm633
用Verilog HDL編寫的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了
標(biāo)簽： verilog hdl 編寫
上傳時間： 2013-12-20
上傳用戶：fhzm5658
Generic FIFO, writen in Verilog HDL
標(biāo)簽： Generic verilog writen FIFO
上傳時間： 2016-02-18
上傳用戶：zwei41
Design and Test_Verilog HDL——EDA先鋒工作室《設(shè)計與驗證—Verilog HDL》配書源代碼，很多使用的實例，并有說明，是學(xué)習(xí)Verilog 不可多得的好資料。
標(biāo)簽： Test_Verilog HDL Verilog Design
上傳用戶：youlongjian0
數(shù)字時鐘顯示模塊,用Verilog HDL 實現(xiàn)
標(biāo)簽： VERILOG HDL 數(shù)字時鐘 顯示模塊
上傳時間： 2016-03-03
上傳用戶：yiwen213
基于Verilog HDL設(shè)計的多功能數(shù)字鐘，有興趣的
標(biāo)簽： Verilog HDL 多功能 數(shù)字
上傳時間： 2013-11-26
上傳用戶：宋桃子
UART轉(zhuǎn)I2C的Verilog HDL代碼，由北京郵電大學(xué)《VerilogHDL設(shè)計與EDA技術(shù)基礎(chǔ)》教師編寫
標(biāo)簽： Verilog UART I2C HDL
上傳時間： 2014-08-03
上傳用戶：zhuoying119
24C01A的Verilog HDL仿真代碼，用于I2C接口模塊的測試，由北京郵電大學(xué)《VerilogHDL設(shè)計與EDA技術(shù)基礎(chǔ)》教師編寫
標(biāo)簽： Verilog 24C01A HDL 仿真
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