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Verilog hdl

原創(chuàng)Verilog hdl 實現(xiàn)CACHE的操作

原創(chuàng)Verilog hdl 實現(xiàn)CACHE的操作，有需要請下載

標簽： VERILOG CACHE HDL 操作

上傳時間： 2015-09-20

上傳用戶：181992417
Verilog hdl編寫,六段流水線CPU.程序完整

Verilog hdl編寫,六段流水線CPU.程序完整，功能強驚。分為多模塊編寫

標簽： verilog hdl CPU 編寫

上傳時間： 2013-12-10

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Verilog 程序例子王金明：《Verilog hdl程序設(shè)計教程》程序例子

Verilog 程序例子王金明：《Verilog hdl程序設(shè)計教程》程序例子，帶說明。

標簽： Verilog HDL 程序教程

上傳時間： 2014-01-08

上傳用戶：star_in_rain
aes算法的Verilog hdl實現(xiàn)

aes算法的Verilog hdl實現(xiàn)，供給大家作為參考。

標簽： verilog aes hdl 算法

上傳時間： 2013-12-18

上傳用戶：gundan
Verilog hdl picoblaze07.3.20

Verilog hdl picoblaze07.3.20

標簽： picoblaze verilog HDL 07

上傳時間： 2015-09-26

上傳用戶：zyt
基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog hdl、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現(xiàn)了《電子線路設(shè)計&

基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog hdl、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現(xiàn)了《電子線路設(shè)計• 測試• 實驗》課程中多功能數(shù)字鐘實驗所要求的所有功能和其它一些擴展功能。包括：基本功能——以數(shù)字形式顯示時、分、秒的時間，小時計數(shù)器為同步24進制，可手動校時、校分；擴展功能——仿廣播電臺正點報時，任意時刻鬧鐘（選做），自動報整點時數(shù)（選做）；其它擴展功能——顯示年月日（能處理大月小月，可手動任意設(shè)置年月日），秒表（包括開始、暫停和清零）。

標簽： Cyclone Verilog Altera 144C

上傳時間： 2015-09-27

上傳用戶：1051290259
Verilog hdl教程135例

Verilog hdl教程135例，例子很好，對新學(xué)的很有幫助

標簽： verilog hdl 135 教程

上傳時間： 2015-09-30

上傳用戶：moshushi0009
viterbi decoder , use Verilog hdl language.

viterbi decoder , use Verilog hdl language.

標簽： language viterbi decoder verilog

上傳時間： 2015-10-06

上傳用戶：lili123
Verilog hdl: Magnitude For a vector (a,b), the magnitude representation is the following: A c

Verilog hdl: Magnitude For a vector (a,b), the magnitude representation is the following: A common approach to implementing these arithmetic functions is to use the Coordinate Rotation Digital Computer (CORDIC) algorithm. The CORDIC algorithm calculates the trigonometric functions of sine, cosine, magnitude, and phase using an iterative process. It is made up of a series of micro-rotations of the vector by a set of predetermined constants, which are powers of two. Using binary arithmetic, this algorithm essentially replaces multipliers with shift and add operations. In a Stratix™ device, it is possible to calculate some of these arithmetic functions directly, without having to implement the CORDIC algorithm.

標簽： representation Magnitude the magnitude

上傳時間： 2013-12-24

上傳用戶：金宜
fifo Verilog hdl 源程序

fifo Verilog hdl 源程序

標簽： verilog fifo hdl 源程序

上傳時間： 2014-01-01

上傳用戶：我干你啊

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Verilog hdl

原創(chuàng)Verilog hdl 實現(xiàn)CACHE的操作

Verilog hdl編寫,六段流水線CPU.程序完整

Verilog 程序例子王金明：《Verilog hdl程序設(shè)計教程》程序例子

aes算法的Verilog hdl實現(xiàn)

Verilog hdl picoblaze07.3.20

基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、Verilog hdl、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚聲器等實現(xiàn)了《電子線路設(shè)計&

Verilog hdl教程135例

viterbi decoder , use Verilog hdl language.

Verilog hdl: Magnitude For a vector (a,b), the magnitude representation is the following: A c

fifo Verilog hdl 源程序