用HDL語(yǔ)言編寫的通用fifo源碼，通過(guò)對(duì)fifo的寬度和深度進(jìn)行配置，可以產(chǎn)生我們所需要的fifo，還包括fifo的測(cè)試程序和仿真Makefile腳本
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上傳時(shí)間： 2014-01-03
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arm verilog hdl ip core
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上傳時(shí)間： 2014-01-14
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中文版Verilog HDL簡(jiǎn)明教程 第1章 簡(jiǎn)介 第2章 HDL指南 第3章 Verilog語(yǔ)言要素 第4章 表 達(dá) 式 第5章 門電平模型化
標(biāo)簽： Verilog HDL 簡(jiǎn)明教程 電平
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用Verilog HDL 語(yǔ)言編寫的播放梁祝的程序
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基于地址總線接口的四倍頻編碼器信號(hào)接口的 FPGA實(shí)現(xiàn) Verilog HDL的
標(biāo)簽： Verilog FPGA HDL 接口
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hdl的8051核，不知道好不好用大家試試吧。xilinx公司的核
標(biāo)簽： 8051 hdl
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UART verilog hdl 實(shí)現(xiàn)
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vhdl和verling hdl 的加法器
標(biāo)簽： verling vhdl hdl 加法器
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是關(guān)于dct的Verilog HDL源代碼和測(cè)試程序
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梁祝音樂(lè)設(shè)計(jì) hdl語(yǔ)言實(shí)現(xiàn) 很常用
標(biāo)簽： hdl 音樂(lè)設(shè)計(jì) 語(yǔ)言
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