crc任意位生成多項式 任意位運算 自適應算法 循環冗余校驗碼(CRC，Cyclic Redundancy Code)是采用多項式的 編碼方式，這種方法把要發送的數據看成是一個多項式的系數 ，數據為bn-1bn-2…b1b0 (其中為0或1)，則其對應的多項式為： bn-1Xn-1+bn-2Xn-2+…+b１X+b０ 例如：數據“10010101”可以寫為多項式 X７+X４+X２+1。 循環冗余校驗CRC 循環冗余校驗方法的原理如下： (1) 設要發送的數據對應的多項式為P(x)。 (2) 發送方和接收方約定一個生成多項式G(x)，設該生成多項式 的最高次冪為r。 (3) 在數據塊的末尾添加r個0，則其相對應的多項式為M(x)=XrP(x) 。(左移r位) (4) 用M(x)除以G(x)，獲得商Q(x)和余式R(x)，則 M(x)=Q(x) ×G(x)+R(x)。 (5) 令T(x)=M(x)+R(x)，采用模2運算，T(x)所對應的數據是在原數 據塊的末尾加上余式所對應的數據得到的。 (6) 發送T(x)所對應的數據。 (7) 設接收端接收到的數據對應的多項式為T’(x)，將T’(x)除以G(x) ，若余式為0，則認為沒有錯誤，否則認為有錯。
標簽： crc CRC 多項式 位運算
上傳時間： 2014-11-28
上傳用戶：宋桃子
crc程序,C實現,比較實用,
標簽： crc 程序 比較
上傳時間： 2015-08-10
上傳用戶：stvnash
本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
標簽： verilog 加法器 HDL 進位
上傳時間： 2013-12-17
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verilog HDL原碼 一種簡單的同步FIFO原碼，可以被綜合
標簽： verilog FIFO HDL
上傳時間： 2013-12-28
上傳用戶：qwe1234
CRC-CCITT碼: G(x)=X16+X12+X5+1 多項式為 0x08408 用VC++寫的DLL 用VB調用的 有調用實例
標簽： CRC-CCITT 0x08408 DLL 16
上傳時間： 2015-08-13
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HDL Synthesizer and Optimizer Modeling Style Guide
標簽： Synthesizer Optimizer Modeling Guide
上傳時間： 2013-12-30
上傳用戶：ippler8
本程序是一個用純C++編寫的CRC校驗程序，有興趣的朋友可以
標簽： CRC 程序 編寫
上傳時間： 2014-01-20
上傳用戶：gmh1314
用veilog HDL編的七段譯碼顯示電路。自己做的第一個此類程序，編譯仿真通過，感覺不錯
標簽： veilog HDL 譯碼 顯示電路
上傳時間： 2014-01-25
上傳用戶：gououo
advanced digital design with the verilog hdl
標簽： advanced digital verilog design
上傳時間： 2013-12-15
上傳用戶：爺的氣質
32位 CRC 校驗原程序c語言，已經通過編譯
標簽： CRC 程序 c語言
上傳時間： 2015-08-17
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