工業生產過程往往具有非線性、不確定性，難以建立精確的數學模型。應用常規的PID控制器難以達到理想的控制效果。作為的重要分支，人工神經網絡具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統建模、辨識和控制中常用的理論和方法。其中，神經元具有很強的信息綜合、學習記憶、自學習和自適應能力，可以處理那些難以用模型和規則描述的過程，將神經元與PID結合，應用到實際的控制中，可以在線調整PID的參數，使系統具有較強的抗干擾能力、自適應能力和較好的魯棒性。 目前，人工神經網絡的研究主要是神經網絡的理論研究、神經網絡的應用研究和神經網絡的實現技術研究，這三方面是相互依賴和相互促進的關系。本文主要側重的是神經網絡的實現技術研究方面，創新性地利用FPGA嵌入式系統開發技術實現單神經元PID智能控制器的研究與設計，并將其封裝成為一個專用的IP核供其他的控制系統使用。 首先，對單神經元PID智能控制器的設計原理和設計算法進行了深入的研究與分析；其次，利用MATLAB設計單神經元PID智能控制器，針對特定的被控對象，對其進行仿真實驗，獲得比較理想的系統輸出；然后，研究基于FPGA的單神經元智能控制算法的實現，對控制器進行VHDL語言分層設計，使用Altera公司的軟件QuartusⅡ6.1進行仿真實驗。兩個仿真實驗結果表明，基于FPGA的單神經元智能控制器比MATLAB設計的單神經元PID智能控制器性能優良。 本文的設計模塊主要包括權值修改模塊、誤差計算模塊、權值產生模塊和輸出模塊。在各個模塊的設計中進行了優化處理，使本文的設計不僅利用的硬件資源少，而且也有很快的運行速度，同時也改善了傳統控制器的控制性能。
上傳時間： 2013-04-24
上傳用戶：13517191407
MP3音樂是目前最為流行的音樂格式，因其音質、復雜度與壓縮比的完美折中，占據著廣闊的市場，不僅在互聯網上廣為流傳，而且在便攜式設備領域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實時性、面積等約束條件下，研究MP3解碼電路的設計方法，實現FPGA原型芯片，研究MP3原型芯片的驗證方法。 論文的主要貢獻如下： (1)使用算法融合方法合并MP3解碼過程的相關步驟，以減少緩沖區存儲單元的容量和訪存次數。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內部的三個算法步驟融合在一起進行設計，可以省去存儲中間計算結果的緩存區單元。 (2)反量化、立體聲處理等模塊中，采用流水線設計技術，設置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續訪問公共緩存技術，合理規劃各計算子模塊的工作時序，將數據計算的時間隱藏在訪存過程中；充分利用頻率線的零值區特性，有效地減少數據計算量，加快了數據處理的速度。 (3)設計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設計RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發板為平臺，實現MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統頻率可達69.6MHz，充分滿足了MP3解碼過程的實時性要求。實驗結果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質良好。
上傳時間： 2013-07-01
上傳用戶：xymbian
隨著半導體制造技術不斷的進步，SOC(System On a Chip)是未來IC產業技術研究關注的重點。由于SOC設計的日趨復雜化，芯片的面積增大，芯片功能復雜程度增大，其設計驗證工作也愈加繁瑣。復雜ASIC設計功能驗證已經成為整個設計中最大的瓶頸。 使用FPGA系統對ASIC設計進行功能驗證，就是利用FPGA器件實現用戶待驗證的IC設計。利用測試向量或通過真實目標系統產生激勵，驗證和測試芯片的邏輯功能。通過使用FPGA系統，可在ASIC設計的早期，驗證芯片設計功能，支持硬件、軟件及整個系統的并行開發，并能檢查硬件和軟件兼容性，同時還可在目標系統中同時測試系統中運行的實際軟件。FPGA仿真的突出優點是速度快，能夠實時仿真用戶設計所需的對各種輸入激勵。由于一些SOC驗證需要處理大量實時數據，而FPGA作為硬件系統，突出優點是速度快，實時性好?？梢詫OC軟件調試系統的開發和ASIC的開發同時進行。 此設計以ALTERA公司的FPGA為主體來構建驗證系統硬件平臺，在FPGA中通過加入嵌入式軟核處理器NIOS II和定制的JTAG(Joint Test ActionGroup)邏輯來構建與PC的調試驗證數據鏈路，并采用定制的JTAG邏輯產生測試向量，通過JTAG控制SOC目標系統，達到對SOC內部和其他IP(IntellectualProperty)的在線測試與驗證。同時，該驗證平臺還可以支持SOC目標系統后續軟件的開發和調試。 本文介紹了芯片驗證系統，包括系統的性能、組成、功能以及系統的工作原理；搭建了基于JTAG和FPGA的嵌入式SOC驗證系統的硬件平臺，提出了驗證系統的總體設計方案，重點對驗證系統的數據鏈路的實現進行了闡述；詳細研究了嵌入式軟核處理器NIOS II系統，并將定制的JTAG邏輯與處理器NIOS II相結合，構建出調試與驗證數據鏈路；根據芯片驗證的要求，設計出軟核處理器NIOS II系統與PC建立數據鏈路的軟件系統，并完成芯片在線測試與驗證。 本課題的整體任務主要是利用FPGA和定制的JTAG掃描鏈技術，完成對國產某型DSP芯片的驗證與測試，研究如何構建一種通用的SOC芯片驗證平臺，解決SOC驗證系統的可重用性和驗證數據發送、傳輸、采集的實時性、準確性、可測性問題。本文在SOC驗證系統在芯片驗證與測試應用研究領域，有較高的理論和實踐研究價值。
上傳時間： 2013-05-25
上傳用戶：ccsp11
為適應組合導航計算機系統的微型化、高性能度的要求，拓寬導航計算機的應用領域，本文設計出一種基于浮點型DSP(TMS320C6713)和可編程邏輯陣列器件(FPGA： EP1C12N240C8)協同合作的導航計算機系統。 論文在闡述了組合導航計算機的特點和應用要求后，提出基于DSP和FPGA的組合導航計算機系統方案。該方案以DSP為導航解算處理器，由FPGA完成IMU信號的采集和緩存以及系統控制信號的整合；DSP通過EMIF接口實現和FPGA通信。在此基礎上研究了各擴展通信接口、系統硬件原理圖和PCB的開發，且在FPGA中使用調用IP核來實現FIR低通濾波數據處理機抖激光陀螺的機抖振動的影響。其次，詳細闡述了利用TI公司的DSP集成開發環境和DSP/BIOS準實時操作系統開發多任務系統軟件的具體方案。本文引入DSP/BIOS實時操作系統提供的多任務機制，將采集處理按照功能劃分四個相對獨立的任務，這些任務在DSP/BIOS的調度下，按照用戶指定的優先級運行，大大提高系統的工作效率。最后給了DSP芯片Bootloader的制作方法。 導航計算機系統研制開發是軟、硬件研究緊密結合的過程。在微型導航計算機系統方案建立的基礎上，本文首先討論了系統硬件整體設計和軟件開發流程；其次針對導航計算機系統各個功能模塊以及多項關鍵技術進行了設計與開發工作，涉及系統數據通信模塊、模擬信號采集模塊和數據存儲模塊；最后，對導航計算機系統進行了聯合調試工作，并對各個模塊進行了詳細的功能測試與驗證，完成了微型導航計算機系統的制作。 以DSP/FPGA作為導航計算機硬件平臺的捷聯式慣性導航實時數據系統能夠滿足系統所要求的高精度、實時性、穩定性要求，適應了其高性能、低成本、低功耗的發展方向。
上傳時間： 2013-04-24
上傳用戶：lishuoshi1996
對弓網故障的檢測是當今列車檢測的一項重要任務。原始故障視頻圖像具有極大的數據量，使實時存儲和傳輸故障視頻圖像極其困難。由于視頻的數據量相當大，需要采用先進的視頻編解碼協議進行處理，進而實現檢測現場的實時監控。 @@ H．264/AVC(Advanced Video Coding)作為MPEG-4的第10部分，因其具有超高的壓縮效率、極好的網絡親和性，而被廣泛研究與應用。H．264/AVC采用了先進的算法，主要有整數變換、1/4像素精度插值、多模式幀間預測、抗塊效應濾波器和熵編碼等。 @@ 本文使用硬件描述語言Verilog，以紅色颶風 II開發板作為硬件平臺，在開發工具QUARTUSII 6．0和MODELSIM_SE 6．1B環境中完成軟核的設計與仿真驗證。以Altera公司的CycloneII FPGA(Field Programmable Gate Array)EP2C35F484C8作為核心芯片，實現視頻圖像采集、存儲、顯示以及實現H．264/AVC部分算法的基本系統。 @@ FPGA以其設計靈活、高速、具有豐富的布線資源等特性，逐漸成為許多系統設計的首選，尤其是與Verilog和VHDL等語言的結合，大大變革了電子系統的設計方法，加速了系統的設計進程。 @@ 本文首先分析了FPGA的特點、設計流程、verilog語言等，然后對靜態圖像及視頻圖像的編解碼進行詳細的分析，比如H．264/AVC中的變換、量化、熵編碼等：并以JM10．2為平臺，運用H．264/AVC算法對視頻序列進行大量的實驗，對不同分辨率、量化步長、視頻序列進行編解碼以及對結果進行分析。接著以紅色颶風II開發板為平臺，進行視頻圖像的采集存儲、顯示分析，其中詳細分析了SAA7113的配置、CCD信號的A/D轉換、I2C總線、視頻的數字化ITU-R BT．601標準介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設計；最后運用verilog語言實現H．264/AVC部分算法，并進行功能仿真，得到預計的效果。 @@ 本文實現了整個視頻信號的采集存儲、顯示流程，詳細研究了H．264/AVC算法，并運用硬件語言實現了部分算法，對視頻編解碼芯片的設計具有一定的參考價值。 @@關鍵詞：FPGA；H．264/AVC；視頻；verilog；編解碼
上傳時間： 2013-04-24
上傳用戶：啦啦啦啦啦啦啦
雷達截獲接收機、反輻射導彈等電子設備的使用對軍用雷達的生存構成了嚴重威脅。因此，雷達必須避免被敵方電子設備截獲和干擾。這種形式下噪聲雷達應運而生，其中一種很成熟的便是噪聲調頻雷達。上世紀八十年代，我們課題組成功研制了噪聲調頻雷達原理樣機。雖然該雷達具有十分優異的LPI性能，但是限于當時的電子技術水平，該雷達采用模擬器件實現，使得雷達的體積較大、工作穩定性受外界環境影響大，在小型化、高精度的應用領域受到諸多限制。FPGA是上世紀八十年代發展起來的數字技術，具有體積小、精度高、穩定性好和速度快等特點。 本文在噪聲雷達課題組研究的基礎上，設計實現噪聲調頻雷達信號處理系統。內容安排如下：第一章介紹噪聲雷達的研究背景和發展前景；第二章介紹噪聲調頻雷達的原理，證明混頻器輸出信號各態歷經性；第三章介紹FPGA開發軟硬件環境；第四章詳細闡述基于FPGA技術的噪聲調頻雷達信號處理系統設計和系統中關鍵模塊的設計實現；第五章對設計的FPGA信號處理系統進行仿真和驗證。最后，第六章對全文進行總結，指出了設計中的不足和須改進的地方。
上傳時間： 2013-05-21
上傳用戶：天涯
波前處理機是自適應光學系統中實時信號處理和運算的核心，隨著自適應光學系統得發展，波前傳感器的采樣頻率越來越高，這就要求波前處理機必須有更強的數據處理能力以保證系統的實時性。在整個波前處理機的工作流程中，對CCD傳來的實時圖像數據進行實時處理是第一步，也是十分重要的一步。如果不能保證圖像處理的實時性，那么后續的處理過程都無從談起。因此，研制高性能的圖像處理平臺，對波前處理機性能的提高具有十分重要的意義。 論文介紹了本研究課題的背景以及國內外圖像處理技術的應用和發展狀況，接著介紹了傳統的專用和通用圖像處理系統的結構、特點和模型，并通過分析DSP芯片以及DSP系統的特點，提出了基于DSP和FPGA芯片的實時圖像處理系統。該系統不同于傳統基于PC機模式的圖像處理系統，發揮了DSP和FPGA兩者的優勢，能更好地提高圖像處理系統實時性能，同時也最大可能地降低成本。 論文根據圖像處理系統的設計目的、應用需求確定了器件的選型。介紹了主要的器件，接著從系統架構、邏輯結構、硬件各功能模塊組成等方面詳細介紹了DSP+FPGA圖像處理系統硬件設計，并分析了包括各種參數指標選擇、連接方式在內的具體設計方法以及應該注意的問題。 論文在闡述傳輸線理論的基礎上，在制作PCB電路板的過程中，針對高速電路設計中易出現的問題，詳細分析了高速PCB設計中的信號完整性問題，包括反射、串擾等，說明了高速PCB的信號完整性、電源完整性和電磁兼容性問題及其解決方法，進行了一定的理論和技術探討和研究。 論文還介紹了基于FPGA的邏輯設計，包括了圖像采集模塊的工作原理、設計方案和SDRAM控制器的設計，介紹了SDRAM的基本操作和工作時序，重點闡述系統中可編程器件內部模塊化SDRAM控制器的設計及仿真結果。 論文最后描述了硬件系統的測試及調試流程，并給出了部分的調試結果。 該系統主要優點有：實時性、高速性。硬件設計的執行速度，在高速DSP和FPGA中實現信號處理算法程序，保證了系統實時性的實現；性價比高。自行研究設計的電路及硬件系統比較好的解決了高速實時圖像處理的需求。
上傳時間： 2013-05-30
上傳用戶：fxf126@126.com
隨著微電子技術的快速發展，電子設備逐漸向著小型化、集成化方向發展；人們在要求設備性能不斷提升的同時，還要求設備功耗低、體積小、重量輕、可靠性高。同樣在我軍武器裝備的研制過程中，也對各武器裝備都提出了新的要求，特別是針對單兵配備的便攜設備，對體積、功耗、擴展性的要求更是嚴格。 在某手持式設備的開發項目中，需要設計一塊接口板，要求實現高達8個串行口擴展以及能源管理和數字輸入輸出接口等功能，該接口板與處理器模塊的連接總線采用LPC總線，整個手持設備除了對功能有基本的要求以外，對體積及功耗都提出了極高的要求。針對項目的具體設計要求，經過與傳統設計方法的比較，決定采用FPGA來實現LPC接口及UART控制器功能。 論文的主要目標是完成LPC接口的UART控制在FPGA中的實現。對于各模塊中的關鍵的功能部分，文中對其實現都進行了詳細的說明。整個設計全部采用硬件描述語言(HDL)實現，并且采用了分模塊的設計風格，具有很好的重用性。 為了在硬件平臺上驗證設計，還實做了FPGA驗證平臺，并用C語言編寫了測試程序。經過驗證，該方案完全實現了接口板的功能要求，并且滿足體積和功耗上的要求，取得了良好的效果。 論文通過采用FPGA作為電路設計的核心，以一種新的數字電路設計方法實現電路功能；旨在通過這種方式，不斷提高設備的性能并拓展設計者思想。
上傳時間： 2013-04-24
上傳用戶：wlyang
當前，隨著電子技術的飛速發展，智能化系統中需要傳輸的數據量日益增大，要求數據傳送的速度也越來越快，傳統的數據傳輸方式已無法滿足目前的要求。在此前提下，采用高速數據傳輸技術成為必然，DMA(直接存儲器訪問)技術就是較理想的解決方案之一，能夠滿足信息處理實時性和準確性的要求。 本文以EDA工具、硬件描述語言和可編程邏輯器件(FPGA)為技術支撐，設計DMA控制器的總體結構。在通道檢測模塊中，解決了信號抗干擾和請求信號撤銷問題，并提出并行通道檢測算法；在優先級管理模塊中提出了動態優先級端口響應機制；在傳輸模塊中采用狀態機的設計思想設計多個通道的數據傳輸。通過各模塊問題的解決及新方法的采用，最終設計出基于FPGA的多通道DMA控制器的IP軟核。實驗仿真結果表明，本控制器傳輸速度較快，主頻達100MHz以上，且工作穩定。
上傳時間： 2013-05-16
上傳用戶：希醬大魔王
隨著圖像分辨率的越來越高，軟件實現的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發展使得硬件實現圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內外的一個熱門領域。 本文在FPGA平臺上，用Verilog HDL實現了一個研究圖像處理算法的可重復配置的硬件模塊架構，架構包括PC機預處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現，根據不同的圖像處理算法可以獨立實現。架構為計算模塊實現了一個可添加、移出接口，不同的算法設計只要符合該接口就可以方便的加入到模塊架構中來進行調試和運行。 在硬件架構的基礎上本文實現了排序濾波，中值濾波，卷積運算及高斯濾波，形態學算子運算等經典的圖像處理算法。討論了FPGA的圖像處理算法的設計方法及優化策略，通過性能分析，FPGA實現圖像處理在時間上比軟件處理有了很大的提高；通過結果的比較，發現FPGA的處理結果達到了軟件處理幾乎同等的效果水平。最后本文在實現較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。 整個設計都是在ISE8.2和ModelSim第三方仿真軟件環境下開發的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現FPGA為核心處理芯片的實時圖像處理系統有著積極的作用。
上傳時間： 2013-07-29
上傳用戶：愛順不順
