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基于FPGA的實(shí)時(shí)視頻信號處理平臺(tái)的設(shè)計(jì)

提出一種基于FPGA的實(shí)時(shí)視頻信號處理平臺(tái)的設(shè)計(jì)方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號，對接收的視頻信號進(jìn)行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲(chǔ)器作為幀緩存且通過時(shí)序控制器進(jìn)行幀率提高，最后通過VGA控制模塊對圖像信號進(jìn)行像素放大并在VGA顯示器上實(shí)時(shí)顯示。整個(gè)設(shè)計(jì)使用Verilog HDL語言實(shí)現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對功能進(jìn)行了驗(yàn)證。

標(biāo)簽： FPGA 實(shí)時(shí)視頻 信號處理平臺(tái)

上傳時(shí)間： 2015-01-01

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MIG生成的DDR2+SDRAM控制器

MIG生成的DDR2相關(guān)的代碼

標(biāo)簽： SDRAM MIG DDR 控制器

上傳時(shí)間： 2013-10-12

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PCB工藝設(shè)計(jì)系列3：華碩內(nèi)部的PCB設(shè)計(jì)規(guī)范(完整版)

收文單位：左列各單位                     發(fā)文字號： MT-8-2-0037   

標(biāo)簽： PCB 工藝設(shè)計(jì) 華碩 設(shè)計(jì)規(guī)范

上傳時(shí)間： 2013-10-28

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基于FPGA的LVDS高速數(shù)據(jù)通信卡設(shè)計(jì)

基于FPGA、PCI9054、SDRAM和DDS設(shè)計(jì)了用于某遙測信號模擬源的專用板卡。PCI9054實(shí)現(xiàn)與上位機(jī)的數(shù)據(jù)交互,FPGA實(shí)現(xiàn)PCI本地接口轉(zhuǎn)換、數(shù)據(jù)接收發(fā)送控制及DDS芯片的配置。通過WDM驅(qū)動(dòng)程序設(shè)計(jì)及MFC交互界面設(shè)計(jì),最終實(shí)現(xiàn)了10~200 Mbit·s-1的LVDS數(shù)據(jù)接收及10~50 Mbit·s-1任意速率的LVDS數(shù)據(jù)發(fā)送。

標(biāo)簽： FPGA LVDS 高速數(shù)據(jù) 通信卡

上傳時(shí)間： 2013-12-24

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XAPP708 -133MHz PCI-X到128MB DDR小型DIMM存儲(chǔ)器橋

  The Virtex-4 features, such as the programmable IDELAY and built-in FIFO support, simplifythe bridging of a high-speed, PCI-X core to large amounts of DDR-SDRAM memory. Onechallenge is meeting the PCI-X target initial latency specification. PCI-X Protocol Addendum tothe PCI Local Bus Specification Revision 2.0a ([Ref 6]) dictates that when a target signals adata transfer, "the target must do so within 16 clocks of the assertion of FRAME#." PCItermination transactions, such as Split Response/Complete, are commonly used to meet thelatency specifications. This method adds complexity to the design, as well as additional systemlatency. Another solution is to increase the ratio of the memory frequency to the PCI-X busfrequency. However, this solution increases the required power and clock resource usage.

標(biāo)簽： PCI-X XAPP DIMM 708

上傳時(shí)間： 2013-11-24

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XAPP740利用AXI互聯(lián)設(shè)計(jì)高性能視頻系統(tǒng)

This application note covers the design considerations of a system using the performance features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The design focuses on high system throughput through the AXI Interconnect core with F MAX  and area optimizations in certain portions of the design. The design uses five AXI video direct memory access (VDMA) engines to simultaneously move 10 streams (five transmit video streams and five receive video streams), each in 1920 x 1080p format, 60 Hz refresh rate, and up to 32 data bits per pixel. Each VDMA is driven from a video test pattern generator (TPG) with a video timing controller (VTC) block to set up the necessary video timing signals. Data read by each AXI VDMA is sent to a common on-screen display (OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream. The output of the OSD core drives the DVI video display interface on the board. Performance monitor blocks are added to capture performance data. All 10 video streams moved by the AXI VDMA blocks are buffered through a shared DDR3 SDRAM memory and are controlled by a MicroBlaze™ processor. The reference system is targeted for the Virtex-6 XC6VLX240TFF1156-1 FPGA on the Xilinx® ML605 Rev D evaluation board

標(biāo)簽： XAPP 740 AXI 互聯(lián)

上傳時(shí)間： 2013-11-23

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DRAM內(nèi)存模塊的設(shè)計(jì)技術(shù)

第二部分：DRAM 內(nèi)存模塊的設(shè)計(jì)技術(shù)..............................................................143第一章 SDR 和DDR 內(nèi)存的比較..........................................................................143第二章 內(nèi)存模塊的疊層設(shè)計(jì).............................................................................145第三章 內(nèi)存模塊的時(shí)序要求.............................................................................1493.1 無緩沖（Unbuffered）內(nèi)存模塊的時(shí)序分析.......................................1493.2 帶寄存器（Registered）的內(nèi)存模塊時(shí)序分析...................................154第四章 內(nèi)存模塊信號設(shè)計(jì).................................................................................1594.1 時(shí)鐘信號的設(shè)計(jì).......................................................................................1594.2 CS 及CKE 信號的設(shè)計(jì)..............................................................................1624.3 地址和控制線的設(shè)計(jì)...............................................................................1634.4 數(shù)據(jù)信號線的設(shè)計(jì)...................................................................................1664.5 電源，參考電壓Vref 及去耦電容.........................................................169第五章 內(nèi)存模塊的功耗計(jì)算.............................................................................172第六章 實(shí)際設(shè)計(jì)案例分析.................................................................................178 目前比較流行的內(nèi)存模塊主要是這三種：SDR，DDR，RAMBUS。其中，RAMBUS內(nèi)存采用阻抗受控制的串行連接技術(shù),在這里我們將不做進(jìn)一步探討，本文所總結(jié)的內(nèi)存設(shè)計(jì)技術(shù)就是針對SDRAM 而言(包括SDR 和DDR)。現(xiàn)在我們來簡單地比較一下SDR 和DDR，它們都被稱為同步動(dòng)態(tài)內(nèi)存，其核心技術(shù)是一樣的。只是DDR 在某些功能上進(jìn)行了改進(jìn)，所以DDR 有時(shí)也被稱為SDRAM II。DDR 的全稱是Double Data Rate，也就是雙倍的數(shù)據(jù)傳輸率，但是其時(shí)鐘頻率沒有增加，只是在時(shí)鐘的上升和下降沿都可以用來進(jìn)行數(shù)據(jù)的讀寫操作。對于SDR 來說,市面上常見的模塊主要有PC100/PC133/PC166,而相應(yīng)的DDR內(nèi)存則為DDR200(PC1600)/DDR266(PC2100)/DDR333(PC2700)。

標(biāo)簽： DRAM 內(nèi)存模塊 設(shè)計(jì)技術(shù)

上傳時(shí)間： 2013-10-18

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MT-1電機(jī)驅(qū)動(dòng)使用說明

電機(jī)驅(qū)動(dòng)

標(biāo)簽： MT 電機(jī)驅(qū)動(dòng) 使用說明

上傳時(shí)間： 2013-10-07

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邏輯分析儀在SDRAM應(yīng)用中的測量

標(biāo)簽： SDRAM 邏輯分析儀 測量

上傳時(shí)間： 2013-11-06

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終極內(nèi)存技術(shù)指南

介紹關(guān)于內(nèi)存的內(nèi)部結(jié)構(gòu)，與內(nèi)存知識(shí)。主要講解了SDRAM方面

標(biāo)簽： 內(nèi)存技術(shù)

上傳時(shí)間： 2013-11-20

上傳用戶：hehuaiyu