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v-hdl

  • 通過VERILOG HDL語言使用CPLD連接PS2鍵盤

    通過VERILOG HDL語言使用CPLD連接PS2鍵盤.

    標簽： VERILOG CPLD HDL PS2

    上傳時間： 2013-08-21

    上傳用戶：1583060504

  • verilog HDL 編寫的PWM

    verilog HDL 編寫的PWM，是初學CPLD者入門Z資源，epm7128stc100-10

    標簽： verilog HDL PWM 編寫

    上傳時間： 2013-08-30

    上傳用戶：aa54

  • 基于Verilog HDL語言的FPGA源程序

    本原碼是基于Verilog HDL語言的FPGA原程序，主要用于測頻率，特點主要是可以更快地測頻。實時性更高。

    標簽： Verilog FPGA HDL 語言

    上傳時間： 2013-09-01

    上傳用戶：1417818867

  • 以verilog HDL 語言編寫的一首歌曲

    以verilog HDL 語言編寫的一首歌曲，可供初學者借鑒

    標簽： verilog HDL 語言 編寫

    上傳時間： 2013-09-05

    上傳用戶：wyiman

  • VERILOG HDL 實際工控項目源碼

    VERILOG HDL 實際工控項目源碼\r\n開發工具 altera quartus2

    標簽： VERILOG HDL 工控 項目

    上傳時間： 2013-09-05

    上傳用戶：youmo81

  • Guide to HDL Coding Styles for Synthesis

    這篇文章討論了不同HDL代碼的編寫方式，對綜合結果的影響。閱讀本文對深入了解綜合工具和提高HDL的編寫水平有不少幫助，原文時針對Synopsys的綜合軟件論述的，但對所有綜合軟件，都有普遍的借鑒意義  

    標簽： Synthesis Coding Styles Guide

    上傳時間： 2014-12-23

    上傳用戶：huql11633

  • HDL的可綜合設計簡介

    本文簡單探討了verilog HDL設計中的可綜合性問題，適合HDL初學者閱讀   　　用組合邏輯實現的電路和用時序邏輯實現的 　　電路要分配到不同的進程中。 　　不要使用枚舉類型的屬性。 　　Integer應加范圍限制。 　　 通常的可綜合代碼應該是同步設計。 　　避免門級描述，除非在關鍵路徑中。

    標簽： HDL 綜合設計

    上傳時間： 2013-10-21

    上傳用戶：smallfish

  • 分比功率架構和V•I晶片靈活、優越的功率系統方案

    當今電子系統如高端處理器及記憶體，對電源的需求是趨向更低電壓、更高電流的應用。同時、對負載的反應速度也要提高。因此功率系統工程師要面對的挑戰，是要設計出符合系統要求的細小、價廉但高效率的電源系統。而這些要求都不是傳統功率架構能夠完全滿足的。Vicor提出的分比功率架構(Factorized Power Architecture FPA)以及一系列的整合功率元件，可提供革命性的功率轉換方案，應付以上提及的各項挑戰。這些功率元件稱為V•I晶片。

    標簽： 8226 分 功率架構 功率

    上傳時間： 2013-11-15

    上傳用戶：yan2267246

  • Verilog HDL的基本知識--周立功Actel產品線

    概述:數字通信和自動化控制等領域的高速度發展和世界范圍的高技術競爭對數字系統提出了越來越高的要求，特別是需要設計具有實時信號處理能力的專用集成電路，要求把包括多個CPU內核在內的整個電子系統綜合到一個芯片(SOC)上。集成電路制造工藝的發展；知識產權核(IP)的重復利用；硬件描述語言(HDL)的大規模使用；

    標簽： Verilog Actel HDL 基本知識

    上傳時間： 2013-10-28

    上傳用戶：pol123

  • 3-V TO 5.5-V MULTICHANNEL RS-2

    The MAX3243E device consists of three line drivers, five line receivers, and a dual charge-pump circuit with±15-kV ESD (HBM and IEC61000-4-2, Air-Gap Discharge) and ±8-kV ESD (IEC61000-4-2, Contact Discharge)protection on serial-port connection pins. The device meets the requirements of TIA/EIA-232-F and provides theelectrical interface between an asynchronous communication controller and the serial-port connector. Thiscombination of drivers and receivers matches that needed for the typical serial port used in an IBM PC/AT, orcompatible. The charge pump and four small external capacitors allow operation from a single 3-V to 5.5-Vsupply. In addition, the device includes an always-active noninverting output (ROUT2B), which allowsapplications using the ring indicator to transmit data while the device is powered down. The device operates atdata signaling rates up to 250 kbit/s and a maximum of 30-V/ms driver output slew rate.

    標簽： MULTICHANNEL 5.5 TO RS

    上傳時間： 2013-10-19

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