fpga-jpeg-vERILOG在fpga平臺使用vERILOG語言進行jpeg算法實現
標簽： fpga-jpeg-vERILOG vERILOG fpga jpeg
上傳時間： 2013-08-28
上傳用戶：zoudejile
vERILOG實現的DDS正弦信號發生器和測頻測相模塊，DDS模塊可產生兩路頻率和相位差均可預置調整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數據通過引腳傳輸給單片機，單片機進行計算和顯示。
標簽： vERILOG DDS 正弦信號發生器 模塊
上傳用戶：asdfasdfd
vERILOG HDL 編寫的PWM，是初學CPLD者入門Z資源，epm7128stc100-10
標簽： vERILOG HDL PWM 編寫
上傳時間： 2013-08-30
上傳用戶：aa54
dds設計，花了一個星期做的,vERILOG寫的，可生成多種波形，頻率范圍可上M,性能不錯。
標簽： vERILOG dds 波形 語言
上傳用戶：wentianyou
用vERILOG實現基于FPGA的通用分頻器
標簽： vERILOG FPGA 分頻器
上傳用戶：xingyuewubian
vERILOG 編寫的I2c協議程序，用于cpld讀寫EEPROM
標簽： vERILOG I2c 編寫 協議
上傳時間： 2013-08-31
上傳用戶：csgcd001
這是一個FPGA的實驗源碼，可以實現對一段音樂的播放。用vERILOG語言編寫的，對初學者會有一定的幫助。
標簽： vERILOG FPGA 音樂播放 實驗
上傳時間： 2013-09-01
上傳用戶：13215175592
本原碼是基于vERILOG HDL語言的FPGA原程序，主要用于測頻率，特點主要是可以更快地測頻。實時性更高。
標簽： vERILOG FPGA HDL 語言
上傳用戶：1417818867
采用vERILOG語言,實現了FPGA控制視頻芯片的數據采集,并將數據按幀存儲起來
標簽： vERILOG FPGA 語言 控制
上傳用戶：喵米米米
pc104接口的vERILOG代碼，僅供參考
標簽： vERILOG 104 pc 接口
上傳時間： 2013-09-03
上傳用戶：chukeey
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