用verilog編寫的4位ALU,由算術運算模塊、邏輯運算模塊、選擇模塊組成
資源簡介:用verilog編寫的4位ALU,由算術運算模塊、邏輯運算模塊、選擇模塊組成
上傳時間: 2014-01-04
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資源簡介:用verilog編寫的32位ALU部件,用于cpu制作
上傳時間: 2013-11-30
上傳用戶:aappkkee
資源簡介:4bit ALU 利用vhdl語言編寫的4位ALU 開發環境是在windows下
上傳時間: 2015-05-04
上傳用戶:litianchu
資源簡介:用verilog 編寫的8位risc cpu,行為級描述,可綜合
上傳時間: 2017-07-24
上傳用戶:gdgzhym
資源簡介:用verilog語言編寫的4位算術邏輯單元ALU,功能參考74181,包含.v文件以及測試用.vwf文件
上傳時間: 2016-09-28
上傳用戶:1583060504
資源簡介:用verilog編寫的搶答器,當主持人宣布“開始比賽”,系統初始化,選手進入“搶答狀態”。當某一選手首先按下搶答開關時,相應的指示燈亮,此時搶答器不再接受其他輸入信號。電路具有累計分控制(分別用4個4位選手的積分——十六進制數),由主持人控制“加...
上傳時間: 2014-01-16
上傳用戶:佳期如夢
資源簡介:用verilog編寫的多功能數字鐘
上傳時間: 2015-02-25
上傳用戶:王者A
資源簡介:這是一個很好的verilog 編寫的8位RISC CPU源碼(可做為MCU),并且包括完整的C 語言的測試代碼。
上傳時間: 2014-01-05
上傳用戶:李夢晗
資源簡介:verilog編寫的32位浮點加法器
上傳時間: 2015-03-09
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資源簡介:用匯編語言編寫的6位8段數碼管顯示程序與MS-51單片機實驗系統配合使用
上傳時間: 2015-03-22
上傳用戶:時代電子小智
資源簡介:用verilog編寫的網卡芯片rtl級。前仿后仿都通過了,可以在modelsim上運行察看
上傳時間: 2015-03-31
上傳用戶:lxm
資源簡介:用matlab編寫的4階R-K程序。對于仿真可能有所幫助。
上傳時間: 2013-12-24
上傳用戶:bruce5996
資源簡介:這是用vhdl編寫的四位加法器,請多指教
上傳時間: 2013-12-12
上傳用戶:yepeng139
資源簡介:一個非常簡單的cpu設計的原代碼,是用verilog編寫的
上傳時間: 2014-12-08
上傳用戶:siguazgb
資源簡介:用verilog編寫的pci——rtl級。
上傳時間: 2015-06-06
上傳用戶:亞亞娟娟123
資源簡介:用VHDL編寫的8位全加器,數字分頻器等程序
上傳時間: 2013-12-16
上傳用戶:ztj182002
資源簡介:一個用verilog編寫的模擬交通燈控制的源代碼。模擬在十字路口的雙向交通燈。
上傳時間: 2014-01-21
上傳用戶:ljmwh2000
資源簡介:一個用verilog編寫的編幀、解幀及碼速匹配的程序,相當經典
上傳時間: 2015-06-22
上傳用戶:66666
資源簡介:用verilog編寫的程序,用來計算誤碼率的,可以在編碼和解碼過程中用的到的!
上傳時間: 2013-12-25
上傳用戶:zhyiroy
資源簡介:用verilog編寫的fir濾波器程序,開發環境可以用ise quartus或active hdl等
上傳時間: 2015-08-21
上傳用戶:英雄
資源簡介:用verilog編寫的risc mcu
上傳時間: 2015-10-25
上傳用戶:baiom
資源簡介:uart串行口,用verilog編寫的.供大家參考
上傳時間: 2013-12-15
上傳用戶:417313137
資源簡介:用verilog編寫的乒乓球游戲,內帶ps2,VGA驅動,下載到spantan3開發板上即可使用(原創)
上傳時間: 2013-12-19
上傳用戶:fandeshun
資源簡介:用verilog編寫的USB下載線程序 實現USB協議和JTAG接口的數據轉換實現狀態機
上傳時間: 2013-12-12
上傳用戶:洛木卓
資源簡介:在ISE下用verilog開發的16位進位現行加法器
上傳時間: 2013-12-17
上傳用戶:維子哥哥
資源簡介:這是一個用verilog編寫的一個交通燈控制程序
上傳時間: 2016-06-11
上傳用戶:onewq
資源簡介:adc verilog 用verilog編寫的sigma-delta adc例子 應用在計量類adc產品
上傳時間: 2016-08-16
上傳用戶:nanfeicui
資源簡介:verilog設計的4位頻率計,可以測量方波、三角波、正弦波;測量范圍10Hz~10MHz,測量分辨率1Hz,測量誤差1 Hz;測量通道靈敏度50mv
上傳時間: 2013-12-30
上傳用戶:diets
資源簡介:一個用verilog編寫的數字時鐘,最后在8段數碼管上顯示出來,對于初學verilog的有一定的幫助,是一個工程文件
上傳時間: 2013-12-01
上傳用戶:363186
資源簡介:用verilog寫的4*4小鍵盤按鍵檢測程序。本工程已經編譯好。可以直接在Atera DE1 Fpga開發板上運行
上傳時間: 2016-09-17
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