超前進(jìn)位加法器是通常數(shù)字設(shè)計(jì)所必備的，本程序?yàn)?2位超前進(jìn)位加法器
資源簡(jiǎn)介：超前進(jìn)位加法器是通常數(shù)字設(shè)計(jì)所必備的，本程序?yàn)?2位超前進(jìn)位加法器
上傳時(shí)間： 2016-11-23
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資源簡(jiǎn)介：超前進(jìn)位加法器的設(shè)計(jì)
上傳時(shí)間： 2013-10-19
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資源簡(jiǎn)介：VHDL實(shí)現(xiàn)的超前進(jìn)位加法器
上傳時(shí)間： 2015-03-04
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資源簡(jiǎn)介：11,13,16位超前進(jìn)位加法器的Verilog HDL源代碼。
上傳時(shí)間： 2013-12-28
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資源簡(jiǎn)介：超前進(jìn)位加法器的例子,包括源碼和測(cè)試文件,壓縮包,無(wú)密碼.
上傳時(shí)間： 2015-06-12
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資源簡(jiǎn)介：本文件提供了用verilog HDL語(yǔ)言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說(shuō)明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
上傳用戶：ynwbosss
資源簡(jiǎn)介：十六位超前進(jìn)位加法器，Verilog HDL
上傳時(shí)間： 2015-09-21
上傳用戶：wff
資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器的Verilog實(shí)現(xiàn)，內(nèi)含測(cè)試文件，可以綜合，非常有參考價(jià)值
上傳時(shí)間： 2014-01-04
上傳用戶：stella2015
資源簡(jiǎn)介：用Verilog語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測(cè)試文件。
上傳時(shí)間： 2013-12-19
上傳用戶：alan-ee
資源簡(jiǎn)介：超前進(jìn)位加法器得VHDL實(shí)現(xiàn)小點(diǎn)資料代碼
上傳時(shí)間： 2016-02-06
上傳用戶：gaojiao1999
資源簡(jiǎn)介：8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來(lái)決定，而不需要依賴低位進(jìn)位
上傳時(shí)間： 2016-04-25
上傳用戶：王小奇
資源簡(jiǎn)介：兩個(gè)4bit超前進(jìn)位加法器實(shí)現(xiàn)8bit加法器
上傳時(shí)間： 2016-06-20
上傳用戶：zhaiye
資源簡(jiǎn)介：一個(gè)超前進(jìn)位加法器（及其testbench) .v文件
上傳時(shí)間： 2013-12-18
上傳用戶：chenbhdt
資源簡(jiǎn)介：基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊
上傳時(shí)間： 2014-01-07
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資源簡(jiǎn)介：Verilog寫(xiě)的 8 位超前進(jìn)位加法器
上傳時(shí)間： 2017-07-01
上傳用戶：hustfanenze
資源簡(jiǎn)介：運(yùn)用VHDL語(yǔ)言實(shí)現(xiàn)四位超前進(jìn)位加法器。
上傳時(shí)間： 2017-07-18
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資源簡(jiǎn)介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序
上傳時(shí)間： 2015-05-13
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資源簡(jiǎn)介：為了縮短加法電路運(yùn)行時(shí)間，提高FPGA運(yùn)行效率，利用選擇進(jìn)位算法和差額分組算法用硬件電路實(shí)現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進(jìn)的超前進(jìn)位算法實(shí)現(xiàn)，選擇進(jìn)位算法可使不同的分組單元并行運(yùn)算，利用低位的運(yùn)算結(jié)果選擇高位的進(jìn)位為1或者進(jìn)位為...
上傳時(shí)間： 2013-12-19
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資源簡(jiǎn)介：加法器是實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加運(yùn)算的 基本單元電路。8 位加法器就是實(shí)現(xiàn)兩個(gè)8 位 二進(jìn)制相加,同時(shí)加上低位進(jìn)位的運(yùn)算電路。
上傳時(shí)間： 2016-12-29
上傳用戶：lx9076
資源簡(jiǎn)介：18bit的booth乘法器 采用booth2編碼 Wallace壓縮樹(shù) 以及超前進(jìn)位結(jié)合進(jìn)位選擇的36bit高性能加法器
上傳時(shí)間： 2017-01-13
上傳用戶：firstbyte
資源簡(jiǎn)介：介紹8位加法器、分頻電路、數(shù)字秒表的PPT，帶源碼，解釋詳細(xì)，一步一步學(xué)習(xí)，是學(xué)習(xí)VHDL的好
上傳時(shí)間： 2013-12-23
上傳用戶：Divine
資源簡(jiǎn)介：大學(xué)vhdl語(yǔ)言實(shí)驗(yàn)大全,基于max-plus2平臺(tái),內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘，數(shù)碼顯示，74ls138，8，4位計(jì)數(shù)器，d，rs觸發(fā)器，加法器，交通燈等，此原碼基于長(zhǎng)江大學(xué)可編程器件實(shí)驗(yàn)箱,如要運(yùn)行在其他平臺(tái)上需要重新定義管腳
上傳時(shí)間： 2013-12-23
上傳用戶：qiaoyue
資源簡(jiǎn)介：這是用vhdl編寫(xiě)的四位加法器，請(qǐng)多指教
上傳時(shí)間： 2013-12-12
上傳用戶：yepeng139
資源簡(jiǎn)介：VHD設(shè)計(jì)實(shí)例8位加法器的設(shè)計(jì)分頻電路數(shù)字秒表的設(shè)計(jì)
上傳時(shí)間： 2014-08-10
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資源簡(jiǎn)介：本程序是利用兩個(gè)4位二進(jìn)制并行加法器通過(guò)級(jí)聯(lián)方式構(gòu)成一個(gè)8位加法器。
上傳時(shí)間： 2014-11-29
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資源簡(jiǎn)介：1 8位加法器的設(shè)計(jì) 2 分頻電路 3 數(shù)字秒表的設(shè)計(jì)
上傳時(shí)間： 2014-01-02
上傳用戶：hn891122
資源簡(jiǎn)介：這是用VHDL實(shí)現(xiàn)的8位加法器，對(duì)新手有點(diǎn)幫助。
上傳時(shí)間： 2014-01-05
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資源簡(jiǎn)介：8位加法器設(shè)計(jì)是經(jīng)過(guò)我認(rèn)真仿真與設(shè)計(jì)出來(lái)的 希望對(duì)有需要的人有幫助
上傳時(shí)間： 2017-07-22
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資源簡(jiǎn)介：題目：一位加法器的設(shè)計(jì) 試實(shí)現(xiàn)一個(gè)十進(jìn)制的1位數(shù)加法器，其中十進(jìn)制數(shù)編碼為8421碼。十進(jìn)制數(shù)加法可首先轉(zhuǎn)換為二進(jìn)制加法來(lái)執(zhí)行。然后，若得到的和大于9，則產(chǎn)生一個(gè)進(jìn)位值，并在得到的和值上加6(這是用來(lái)補(bǔ)足未使用的六種輸入組合)。 要求：（1）利用...
上傳時(shí)間： 2017-05-09
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資源簡(jiǎn)介：正交頻分復(fù)用(OnIlogonaJ Frequency Division Multiplexing，OFDM)技術(shù)通過(guò)將整個(gè)信道分為多個(gè)帶寬相等并行傳輸?shù)淖有诺溃ㄟ^(guò)將信息經(jīng)過(guò)子信道獨(dú)立傳輸來(lái)實(shí)現(xiàn)通信，子信道的正交性可以保證最大限度的利用頻譜資源。OFDM系統(tǒng)通過(guò)循環(huán)前綴來(lái)消除符號(hào)間干擾(ISI...
上傳時(shí)間： 2013-06-06
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