利用VHDL語言設(shè)計的數(shù)字鐘,能進行正常的時、分、秒計時功能，分別由6個數(shù)碼管顯示24h、60min、60s
資源簡介：利用VHDL語言設(shè)計的數(shù)字鐘,能進行正常的時、分、秒計時功能，分別由6個數(shù)碼管顯示24h、60min、60s
上傳時間： 2016-07-17
上傳用戶：lunshaomo
資源簡介：利用VHDL語言設(shè)計一個電子時鐘，包含相應的設(shè)計子程序及仿真結(jié)果
上傳時間： 2017-09-04
上傳用戶：wanqunsheng
資源簡介：利用VHDL 語言設(shè)計出租車計費系統(tǒng), 使其實現(xiàn)計費以及預置和模擬汽車啟動、停止、暫停等功能, 并設(shè)計動態(tài)掃描電路顯示車費數(shù)目, 突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點。此程序通過下載到特定芯片后, 可應用于實際的出租車計費系統(tǒng)...
上傳時間： 2017-05-22
上傳用戶：變形金剛
資源簡介：使用Verilog語言編寫的數(shù)字鐘程序.有慢校時,快校時,鬧鐘等功能.
上傳時間： 2014-01-26
上傳用戶：417313137
資源簡介：單片機設(shè)計的數(shù)字鐘程序。初學的可以看看，可以設(shè)置鬧鐘，調(diào)時等功能
上傳時間： 2014-06-04
上傳用戶：yiwen213
資源簡介：用VHDL能進行正常的時、分、秒計時功能、分別有6個數(shù)碼管顯示24小時、60分鐘、60秒鐘的計數(shù)器顯示。
上傳時間： 2013-12-20
上傳用戶：kytqcool
資源簡介：這是利用java語言來對xml文檔進行處理的DOM程序
上傳時間： 2013-12-25
上傳用戶：c12228
資源簡介：現(xiàn)有的許多具有串口管理功能的設(shè)備不能進行聯(lián)網(wǎng)的管理和數(shù)據(jù)存取，我們可以利用先進的TCP/IP技術(shù)和管理方式對這些設(shè)備進行技術(shù)改造。本文主要對基于TCP/IP的串口數(shù)據(jù)流做了闡述，并提出了基于硬件與軟件相結(jié)合實現(xiàn)的串口服務器的系統(tǒng)整體解決方案，對硬件系統(tǒng)...
上傳時間： 2014-01-25
上傳用戶：chenlong
資源簡介：本書主要介紹了基于cpld/fpga的數(shù)字通信系統(tǒng)的設(shè)計原理與建模方法。從通信系統(tǒng)的組成、eda概述及建模的概念開始（第1～2章），圍繞數(shù)字通信系統(tǒng)的VHDL設(shè)計與建模兩條主線，講述了常用基本電路的建模與VHDL編程設(shè)計（第3章），詳細地介紹了數(shù)字通信基帶信號的...
上傳時間： 2014-01-03
上傳用戶：tiantian
資源簡介：數(shù)字鐘代碼，用VHDL語言設(shè)計一個數(shù)字鐘系統(tǒng)，該系統(tǒng)具有顯示時、分、秒的功能，具有較時功能，具有整點報時功能。
上傳時間： 2016-08-18
上傳用戶：黃華強
資源簡介：此文件是用匯編語言編寫的數(shù)字鐘原程序，它包括時鐘顯示、整點報時和鬧鐘部分。
上傳時間： 2014-01-08
上傳用戶：wmwai1314
資源簡介：是EDA設(shè)計的數(shù)字鐘的VHDL語言程序，可用Max+Plus2進行編譯，仿真并下載到芯片中。
上傳時間： 2016-04-30
上傳用戶：manlian
資源簡介：VHDL語言設(shè)計的數(shù)字鐘 具有時分秒三段顯示
上傳時間： 2017-01-25
上傳用戶：evil
資源簡介：設(shè)計一個能顯示時、分、秒的簡易數(shù)字鐘,具有時間調(diào)整功能，利用GW48－PK2系統(tǒng)上的數(shù)碼管顯示時間，調(diào)整時間用的按鍵也使用GW48－PK2系統(tǒng)上的按鍵。
上傳時間： 2014-01-07
上傳用戶：D&L37
資源簡介：設(shè)計一個能進行時、分、秒計時的十二小時制或二十四小時制的數(shù)字鐘，并具有定時與鬧鐘功能，能在設(shè)定的時間發(fā)出鬧鈴音，能非常方便地對小時、分鐘和秒進行手動調(diào)節(jié)以校準時間，每逢整點，產(chǎn)生報時音報時。 實驗平臺： 1. 一臺PC機； 2. MAX+PLUSII10.1。 ...
上傳時間： 2013-12-09
上傳用戶：hphh
資源簡介：設(shè)計一個能進行時、分、秒計時的十二小時制或二十四小時制的數(shù)字鐘，并具有定時與鬧鐘功能，能在設(shè)定的時間發(fā)出鬧鈴音，能非常方便地對小時、分鐘和秒進行手動調(diào)節(jié)以校準時間，每逢整點，產(chǎn)生報時音報時。實驗平臺： 1. 一臺PC機； 2. MAX+PLUSII10.1。 Veril...
上傳時間： 2017-01-30
上傳用戶：dreamboy36
資源簡介：利用MATLAB語言設(shè)計巴特沃斯數(shù)字濾波器的方法及如何實現(xiàn)仿真。
上傳時間： 2015-06-08
上傳用戶：ve3344
資源簡介：本文介紹了兩種分頻系數(shù)為整數(shù)或半整數(shù)的可控分頻器的設(shè)計方法。其中之一可以實現(xiàn)50％的奇數(shù)分頻。利用VHDL語言編程，并用QUARTERS||4.0進行仿真，用 FPGA 芯片實現(xiàn)。 關(guān)鍵詞：半整數(shù)，可控分頻器，VHDL, FPGA
上傳時間： 2015-11-27
上傳用戶：tyler
資源簡介：用VHDL語言設(shè)計的二輸入與非門電路,結(jié)構(gòu)簡單,使用,希望能有所幫助,謝謝批評指導!
上傳時間： 2016-06-22
上傳用戶：miaochun888
資源簡介：這是用VHDL語言設(shè)計的四輸入與非門電路,很簡單,也很實用,希望對大家能有幫助,謝謝批評指導.
上傳時間： 2016-06-22
上傳用戶：xhz1993
資源簡介：本書詳細介紹了VHDL語言設(shè)計數(shù)字邏輯電路和數(shù)字系統(tǒng)的過程和方法，并對設(shè)計中各種相關(guān)技術(shù)做了詳細的介紹，出此之外，本書提供了豐富的 實例，條理清晰，通俗易懂。
上傳時間： 2016-06-28
上傳用戶：頂?shù)弥?/p>
資源簡介：介紹了基于Altera 公司的CPLD 芯片F(xiàn)L EX10 K,以及利用VHDL 語言實現(xiàn)多位二進 制碼轉(zhuǎn)換成8421BCD 碼的原理、設(shè)計思路和軟件實現(xiàn)。
上傳時間： 2016-11-03
上傳用戶：manking0408
資源簡介：用VHDL 語言設(shè)計交通燈控制系統(tǒng), 并在MAX+PLUS II 系統(tǒng)對FPGA/ CPLD 芯片進行下載, 由于生成的是集成化的數(shù)字電 路, 沒有傳統(tǒng)設(shè)計中的接線問題, 所以故障率低、可靠性高, 而且體積小。體現(xiàn)了EDA 技術(shù)在數(shù)字電路設(shè)計中的優(yōu)越性。
上傳時間： 2013-12-28
上傳用戶：zhengzg
資源簡介：用VHDL語言設(shè)計基于FPGA器件的高采樣率FIR濾波器,基于VHDL與CPLD器件的FIR數(shù)字濾波器的設(shè)計
上傳時間： 2017-08-05
上傳用戶：hwl453472107
資源簡介：這是用VHDL語言編寫的數(shù)字鐘。可以設(shè)置時分秒，還可以整點報時。
上傳時間： 2017-08-11
上傳用戶：zhyiroy
資源簡介：利用 VHDL 語言進行串行通信設(shè)計是一種很有效的方法 ,其原理簡單 ,可靠性高 ,又可以根據(jù)需要自行設(shè)定傳輸速率 ,與傳統(tǒng)的串行通信設(shè)計相比具有獨特的優(yōu)勢.文章還對在軟件開發(fā)過程中應注意的事項作 了說明.
上傳時間： 2017-08-31
上傳用戶：zhuyibin
資源簡介：用VHDL語言設(shè)計基于FPGA器件的高采樣率FIR濾波器,基于VHDL與CPLD器件的FIR數(shù)字濾波器的設(shè)計
上傳時間： 2013-08-07
上傳用戶：ukuk
資源簡介：是基于EDA系統(tǒng)上的一24小時制的數(shù)字鐘設(shè)計，利用EDA系統(tǒng)通過Quartus2直接運行。
上傳時間： 2014-01-11
上傳用戶：13681659100
資源簡介：設(shè)計一帶有時間校準和時間顯示的數(shù)字鐘電路，能 顯示時、分、秒。
上傳時間： 2014-07-13
上傳用戶：784533221
資源簡介：采用VHDL語言設(shè)計一個4通道的數(shù)據(jù)采集控制模塊。系統(tǒng)的功能描述如下： 1.系統(tǒng)主時鐘為100 MHz。 2.數(shù)據(jù)為16位-數(shù)據(jù)線上連續(xù)2次00FF后數(shù)據(jù)傳輸開始。 3.系統(tǒng)內(nèi)部總線寬度為8位。 4.共有4個通道（ch1、ch2、ch3、ch4），每個通道配備100 Bytes的RAM，當存滿...
上傳時間： 2013-12-25
上傳用戶：zycidjl
