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• 這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進位的.免費下載

  資源簡介：這個是帶輸入的加法器vhdl代碼,是帶有輸入端和進位的.

  標簽： vhdl 輸入 加法器 代碼

  上傳時間： 2013-11-30

  上傳用戶：gxf2016

• 經過精心設計的加法器的代碼免費下載

  資源簡介：經過精心設計的加法器的代碼，并在FPGA硬件平臺實現和驗證過的

  標簽： 加法器 代碼

  上傳時間： 2014-01-11

  上傳用戶：windwolf2000

• Synopsys的DesignWare庫中采用的brentkung高速加法器verilog源代碼生成,附相關文檔免費下載

  資源簡介：Synopsys的DesignWare庫中采用的brentkung高速加法器verilog源代碼生成,附相關文檔

  標簽： DesignWare brentkung Synopsys verilog

  上傳時間： 2016-08-15

  上傳用戶：cccole0605

• 上傳文件為：常用加法器verilog設計.rar免費下載

  資源簡介：上傳文件為：常用加法器verilog設計.rar

  標簽： verilog 加法器

  上傳時間： 2014-11-18

  上傳用戶：nanfeicui

• AES加密verilog代碼免費下載

  資源簡介：完整的AES加解密verilog代碼。。。供大家分享。。。

  標簽： verilog AES 加密 代碼

  上傳時間： 2018-01-24

  上傳用戶：crazyhertz007

• 16位加法器的流水線計算,verilog代碼免費下載

  資源簡介：16位加法器的流水線計算,verilog代碼，用于FPGA平臺。

  標簽： verilog 加法器 代碼 流水線

  上傳時間： 2013-12-18

  上傳用戶：維子哥哥

• 實現簡單十六位加法器及測試程序 的verilog代碼免費下載

  資源簡介：實現簡單十六位加法器及測試程序 的verilog代碼

  標簽： verilog 十六位 加法器 代碼

  上傳時間： 2014-08-11

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• FPGA開發板配套verilog HDL代碼。芯片為Mars EP1C6F。是基礎實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。免費下載

  資源簡介：FPGA開發板配套verilog HDL代碼。芯片為Mars EP1C6F。是基礎實驗的源碼。包括加法器、減法器、乘法器、多路選擇器等。

  標簽： verilog EP1C6F FPGA Mars

  上傳時間： 2014-11-10

  上傳用戶：15736969615

• verilog編寫的32位浮點加法器免費下載

  資源簡介：verilog編寫的32位浮點加法器

  標簽： verilog 編寫 浮點 加法器

  上傳時間： 2015-03-09

  上傳用戶：372825274

• 加法器（使用verilog編寫的）,雖然簡單免費下載

  資源簡介：加法器（使用verilog編寫的）,雖然簡單，但是這也是學習verilog最基礎的東西！希望大家一起學習！

  標簽： verilog 加法器 編寫

  上傳時間： 2013-12-10

  上傳用戶：410805624

• 8位加法器的原代碼,主要內容下載看了就知道免費下載

  資源簡介：8位加法器的原代碼,主要內容下載看了就知道

  標簽： 8位 加法器 代碼

  上傳時間： 2013-12-16

  上傳用戶：思琦琦

• 用一位全加器組成四位全加器. 所用語言是verilog HDL. 主要用在加法器的設計中。免費下載

  資源簡介：用一位全加器組成四位全加器. 所用語言是verilog HDL. 主要用在加法器的設計中。

  標簽： verilog HDL 全加器 語言

  上傳時間： 2015-05-02

  上傳用戶：zukfu

• 11,13,16位超前進位加法器的verilog HDL源代碼。免費下載

  資源簡介：11,13,16位超前進位加法器的verilog HDL源代碼。

  標簽： verilog HDL 11 13

  上傳時間： 2013-12-28

  上傳用戶：ouyangtongze

• 這個是帶先行進位的加法器的vhdl代碼,比較復雜,僅僅供大家參考.免費下載

  資源簡介：這個是帶先行進位的加法器的vhdl代碼,比較復雜,僅僅供大家參考.

  標簽： vhdl 進位 加法器 代碼

  上傳時間： 2014-01-03

  上傳用戶：klin3139

• verilog shi 實現的加法器（8位）適用于初學asic免費下載

  資源簡介：verilog shi 實現的加法器（8位）適用于初學asic

  標簽： verilog asic shi 8位

  上傳時間： 2015-06-02

  上傳用戶：一諾88

• 實現四位加法器的VHDL代碼免費下載

  資源簡介：實現四位加法器的VHDL代碼，里面含有全加器的代碼

  標簽： VHDL 加法器 代碼

  上傳時間： 2013-12-22

  上傳用戶：stvnash

• 本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.免費下載

  資源簡介：本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.

  標簽： verilog 加法器 HDL 進位

  上傳時間： 2013-12-17

  上傳用戶：ynwbosss

• 一個超前進位加法器的verilog實現免費下載

  資源簡介：一個超前進位加法器的verilog實現，內含測試文件，可以綜合，非常有參考價值

  標簽： verilog 進位 加法器

  上傳時間： 2014-01-04

  上傳用戶：stella2015

• 用verilog語言實現了一個8bit的超前進位加法器免費下載

  資源簡介：用verilog語言實現了一個8bit的超前進位加法器，其中包括測試文件。

  標簽： verilog 8bit 語言 加法器

  上傳時間： 2013-12-19

  上傳用戶：alan-ee

• 超前進位加法器得VHDL實現小點資料代碼免費下載

  資源簡介：超前進位加法器得VHDL實現小點資料代碼

  標簽： VHDL 進位 加法器 代碼

  上傳時間： 2016-02-06

  上傳用戶：gaojiao1999

• 自己編制的加法器的verilog程序 希望對大家有所幫助免費下載

  資源簡介：自己編制的加法器的verilog程序 希望對大家有所幫助

  標簽： verilog 編制 加法器 程序

  上傳時間： 2016-02-07

  上傳用戶：李夢晗

• verilog加法器,附加測試文件 可用modelsim 仿真實現免費下載

  資源簡介：verilog加法器,附加測試文件 可用modelsim 仿真實現

  標簽： modelsim verilog 加法器 仿真實現

  上傳時間： 2016-02-17

  上傳用戶：youmo81

• 在ISE下用verilog開發的16位進位現行加法器免費下載

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  上傳時間： 2013-12-17

  上傳用戶：維子哥哥

• 是一個用verilog寫成的加法器電路,可把七個元件加起來免費下載

  資源簡介：是一個用verilog寫成的加法器電路,可把七個元件加起來

  標簽： verilog 加法器 元件

  上傳時間： 2014-01-07

  上傳用戶：zhangzhenyu

• 里面是一個FIR濾波器的設計報告 里面有具體的 代碼 等等 加法器 乘法器 見發起 等等 承平免費下載

  資源簡介：里面是一個FIR濾波器的設計報告 里面有具體的 代碼 等等 加法器 乘法器 見發起 等等 承平

  標簽： FIR 濾波器 報告 代碼

  上傳時間： 2014-01-10

  上傳用戶：iswlkje

• 64位verilog加法器免費下載

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  標簽： verilog 加法器

  上傳時間： 2016-05-24

  上傳用戶：zhengjian

• 加法器的VHDL代碼免費下載

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  標簽： VHDL 加法器 代碼

  上傳時間： 2013-12-31

  上傳用戶：戀天使569

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  標簽： verilog cpld fpga 加法器

  上傳時間： 2016-11-05

  上傳用戶：fhzm5658

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  標簽： verilog HDL 語言編程 源碼

  上傳時間： 2014-12-03

  上傳用戶：hopy

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  標簽： 匯編 文件管理 加法器 代碼

  上傳時間： 2014-01-26

  上傳用戶：aappkkee