altera fpga verilog 設計的基于查找表的DCT程序及zigzag掃描程序，已經(jīng)過matlab 和modelsim 驗證，文件中包含TESTBENCH ，直接可用
標簽： verilog altera zigzag fpga
上傳時間： 2016-10-08
上傳用戶：362279997
xilinx里的乘法器ip核程序，booth乘法 wallace tree算法 4-2壓縮編碼 超前進位加法
標簽： xilinx 乘法器 程序
上傳時間： 2016-10-17
上傳用戶：ve3344
64位乘法器源碼verilog,經(jīng)過驗證測試
標簽： verilog 乘法器 源碼 驗證測試
上傳時間： 2016-10-18
上傳用戶：hwl453472107
32位元2進位SIGNED乘法器32位元SIGNED乘法器
標簽： SIGNED 乘法器
上傳時間： 2013-12-17
上傳用戶：皇族傳媒
這是我用verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.
標簽： verilog booth hdl 家
上傳時間： 2013-11-29
上傳用戶：jjj0202
用VHDL寫的4*4乘法器，學習VHDL語言的可以
標簽： VHDL 乘法器
上傳時間： 2014-11-24
上傳用戶：JasonC
精通verilog HDL語言編程源碼之2--常用乘法器設計
標簽： verilog HDL 語言編程 源碼
上傳時間： 2014-11-28
上傳用戶：趙云興
精通verilog HDL語言編程源碼之3--伽羅華域乘法器設計
上傳時間： 2013-12-18
上傳用戶：youke111
此程序為32-bit乘法器，另附有VHDL測試程序
標簽： bit 32 程序 乘法器
上傳時間： 2014-01-17
上傳用戶：1583060504
乘法器 verilog CPLD EPM1270 源代碼
標簽： verilog CPLD 1270 EPM
上傳時間： 2016-11-24
上傳用戶：牛布牛
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