為了縮短加法電路運行時間，提高FPGA運行效率，利用選擇進位算法和差額分組算法用硬件電路實現32位加法器，差額分組中的加法單元是利用一種改進的超前進位算法實現，選擇進位算法可使不同的分組單元并行運算，利用低位的運算結果選擇高位的進位為1或者進位為零的運算結果，節省了進位選擇等待的時間，最后利用XILINX進行時序仿真，在FPGA上進行驗證，可穩定運行在高達50兆的頻率，理論分析與計算機仿真表明該算法切實可行、有效并且易于實現。
標簽： 進位 加法器 硬件 電路實現
上傳時間： 2013-12-19
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8位加法器和減法器設計實習報告
標簽： 8位 加法器 減法器 實習報告
上傳時間： 2013-10-22
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EDA課程設計8位十進制乘法器。
標簽： 8位 十進制 乘法器
上傳時間： 2013-10-17
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設計了一個基于FPGA的單精度浮點數乘法器.設計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結構,并提出對Wallace樹產生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設計在Altera DE2開發板上進行了驗證.
標簽： FPGA 精度 浮點數 乘法器設計
上傳時間： 2013-10-09
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超前進位加法器的設計
標簽： 進位 加法器
上傳時間： 2013-10-19
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上傳時間： 2013-10-13
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一個并行高速乘法器芯片的設計與實現
標簽： 并行 乘法器 片的設計
上傳時間： 2014-01-08
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用C語言實現的乘法器
標簽： C語言 乘法器
上傳時間： 2013-12-08
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一個無符號的加法器小程序
標簽： 符號 加法器 程序
上傳時間： 2014-01-12
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