Ripple Adder: 16-bit 全加,半加及ripple adder的設計及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進位加法器的設計方案及VHDL程序 Carry Select Adder:16 Bits 進位選擇加法器的設計方案及VHDL程序
標簽： Adder Ripple ripple Carry
上傳時間： 2015-05-13
上傳用戶：我們的船長
vhdl 測試向量含測試向量（Test Bench）和波形產生：VHDL實例---相應加法器的測試向量（test bench).txt
標簽： Bench bench vhdl Test
上傳用戶：天涯
16位高速加法器，采用verilog語言編寫，已經成功仿真，能夠運行
標簽： 加法器
上傳時間： 2013-12-24
上傳用戶：aix008
這是用vhdl編寫的四位加法器，請多指教
標簽： vhdl 編寫 加法器
上傳時間： 2013-12-12
上傳用戶：yepeng139
基于maxplus2的八位加法器，已經通過仿真
標簽： maxplus2 加法器
上傳時間： 2014-01-19
上傳用戶：cc1
數控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學習和討論。
標簽： VHDL 寄存器 數控振蕩器 加法器
上傳時間： 2014-08-31
上傳用戶：yan2267246
加法器 乘法器電路 除法器電路設計 鍵盤掃描電路設計 顯示電路
標簽： 電路設計 加法器 乘法器 電路
上傳時間： 2015-05-29
上傳用戶：671145514
加法器核，帶進位位的，xilinx公司的核，能用
上傳時間： 2015-05-31
上傳用戶：gtf1207
verilog shi 實現的加法器（8位）適用于初學asic
標簽： verilog asic shi 8位
上傳時間： 2015-06-02
上傳用戶：一諾88
N位加法器源代碼，通用的，通過xilinx驗證，希望對大家有用。
標簽： 加法器 源代碼
上傳時間： 2015-06-06
上傳用戶：zhangzhenyu
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