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流水線加法器

Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方

Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序

標(biāo)簽： Adder Ripple ripple Carry

上傳時間： 2015-05-13

上傳用戶：我們的船長
vhdl 測試向量含測試向量（Test Bench）和波形產(chǎn)生：VHDL實(shí)例---相應(yīng)加法器的測試向量（test bench).txt

vhdl 測試向量含測試向量（Test Bench）和波形產(chǎn)生：VHDL實(shí)例---相應(yīng)加法器的測試向量（test bench).txt

標(biāo)簽： Bench bench vhdl Test

上傳時間： 2015-05-13

上傳用戶：天涯
16位高速加法器

16位高速加法器，采用verilog語言編寫，已經(jīng)成功仿真，能夠運(yùn)行

標(biāo)簽： 加法器

上傳時間： 2013-12-24

上傳用戶：aix008
這是用vhdl編寫的四位加法器

這是用vhdl編寫的四位加法器，請多指教

標(biāo)簽： vhdl 編寫加法器

上傳時間： 2013-12-12

上傳用戶：yepeng139
基于maxplus2的八位加法器

基于maxplus2的八位加法器，已經(jīng)通過仿真

標(biāo)簽： maxplus2 加法器

上傳時間： 2014-01-19

上傳用戶：cc1
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述

數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。

標(biāo)簽： VHDL 寄存器數(shù)控振蕩器加法器

上傳時間： 2014-08-31

上傳用戶：yan2267246
加法器乘法器電路除法器電路設(shè)計(jì) 鍵盤掃描電路設(shè)計(jì) 顯示電路

加法器乘法器電路除法器電路設(shè)計(jì) 鍵盤掃描電路設(shè)計(jì) 顯示電路

標(biāo)簽： 電路設(shè)計(jì) 加法器乘法器電路

上傳時間： 2015-05-29

上傳用戶：671145514
加法器核

加法器核，帶進(jìn)位位的，xilinx公司的核，能用

標(biāo)簽： 加法器

上傳時間： 2015-05-31

上傳用戶：gtf1207
verilog shi 實(shí)現(xiàn)的加法器（8位）適用于初學(xué)asic

verilog shi 實(shí)現(xiàn)的加法器（8位）適用于初學(xué)asic

標(biāo)簽： verilog asic shi 8位

上傳時間： 2015-06-02

上傳用戶：一諾88
N位加法器源代碼

N位加法器源代碼，通用的，通過xilinx驗(yàn)證，希望對大家有用。

標(biāo)簽： 加法器源代碼

上傳時間： 2015-06-06

上傳用戶：zhangzhenyu