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VeriLog

VeriLogHDL是一種硬件描述語(yǔ)言，以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。VeriLogHDL和VHDL是世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀(jì)80年代中期開(kāi)發(fā)出來(lái)的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購(gòu)）開(kāi)發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。[1]

使用VeriLog編寫(xiě)的同步FIFO

使用VeriLog編寫(xiě)的同步FIFO，可通過(guò)設(shè)置程序中的DEPTH設(shè)置FIFO的深度，F(xiàn)IFO_WRITE_CLOCK上升沿向FIFO中寫(xiě)入數(shù)據(jù)，\r\nFIFO_READ_CLOCK上升沿讀取數(shù)據(jù)。本程序?qū)IFO上層操作簡(jiǎn)單實(shí)用。

標(biāo)簽： VeriLog FIFO 編寫(xiě)

上傳時(shí)間： 2013-08-12

上傳用戶(hù)：ljt101007
VeriLog代碼讀寫(xiě)SDRAM 不帶仿真

VeriLog 代碼，讀寫(xiě)SDRAM 不帶仿真，需要自己編寫(xiě)測(cè)試文件

標(biāo)簽： VeriLog SDRAM 代碼讀寫(xiě)

上傳時(shí)間： 2013-08-13

上傳用戶(hù)：zh_901
華為的FPGA和VeriLog的教程

華為的FPGA和VeriLog的教程，我相信對(duì)大家的用處是毋庸置疑的。

標(biāo)簽： VeriLog FPGA 華為教程

上傳時(shí)間： 2013-08-13

上傳用戶(hù)：manlian
東南大學(xué)VeriLog講義

東南大學(xué)VeriLog講義.rar\\\\r\\\\n高級(jí)FPGA教學(xué)實(shí)驗(yàn)指導(dǎo)書(shū)－邏輯設(shè)計(jì)部分.pdf\\\\r\\\\n...

標(biāo)簽： VeriLog 東南大學(xué) 講義

上傳時(shí)間： 2013-08-15

上傳用戶(hù)：黃華強(qiáng)
FPGA開(kāi)發(fā)板上寫(xiě)的VeriLog代碼功能是從電腦端發(fā)送一個(gè)字節(jié)

FPGA開(kāi)發(fā)板上寫(xiě)的VeriLog代碼：\r\n功能是從電腦端發(fā)送一個(gè)字節(jié)，然后把它接收回來(lái)。\r\n

標(biāo)簽： VeriLog FPGA 開(kāi)發(fā)板代碼

上傳時(shí)間： 2013-08-15

上傳用戶(hù)：copu
fpga開(kāi)發(fā)pci的VeriLog

fpga開(kāi)發(fā)pci的VeriLog，不可多得的源代碼。

標(biāo)簽： VeriLog fpga pci

上傳時(shí)間： 2013-08-15

上傳用戶(hù)：myworkpost
FPGA的uart控制器的VeriLog源程序

FPGA的uart控制器的VeriLog源程序，在cyclone II EP2C8Q208上調(diào)試運(yùn)行成功

標(biāo)簽： VeriLog FPGA uart 控制器

上傳時(shí)間： 2013-08-15

上傳用戶(hù)：qazxsw
xilinx fpga 做VGA驅(qū)動(dòng)信號(hào)的VeriLog原代碼,ise版本9.2

xilinx fpga 做VGA驅(qū)動(dòng)信號(hào)的VeriLog原代碼,ise版本9.2,

標(biāo)簽： VeriLog xilinx fpga VGA

上傳時(shí)間： 2013-08-16

上傳用戶(hù)：jasson5678
用VeriLog語(yǔ)言編寫(xiě)的FPGA控制PWM的程序

用VeriLog語(yǔ)言編寫(xiě)的FPGA控制PWM的程序.利用碼盤(pán)脈沖進(jìn)行調(diào)速,進(jìn)行過(guò)簡(jiǎn)單試驗(yàn),可用.沒(méi)有經(jīng)過(guò)長(zhǎng)期驗(yàn)證.做簡(jiǎn)單修改即可應(yīng)用!

標(biāo)簽： VeriLog FPGA PWM 語(yǔ)言

上傳時(shí)間： 2013-08-16

上傳用戶(hù)：梧桐
基于FPGA的交通燈的設(shè)計(jì) 有VeriLog HDL 源碼、仿真圖與引腳配置圖

基于FPGA的交通燈的設(shè)計(jì) 有VeriLog HDL 源碼、仿真圖與引腳配置圖，已下載實(shí)現(xiàn)\r\n

標(biāo)簽： VeriLog FPGA HDL 交通燈

上傳時(shí)間： 2013-08-18

上傳用戶(hù)：BOBOniu

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VeriLog

使用VeriLog編寫(xiě)的同步FIFO

VeriLog代碼讀寫(xiě)SDRAM 不帶仿真

華為的FPGA和VeriLog的教程

東南大學(xué)VeriLog講義

FPGA開(kāi)發(fā)板上寫(xiě)的VeriLog代碼功能是從電腦端發(fā)送一個(gè)字節(jié)

fpga開(kāi)發(fā)pci的VeriLog

FPGA的uart控制器的VeriLog源程序

xilinx fpga 做VGA驅(qū)動(dòng)信號(hào)的VeriLog原代碼,ise版本9.2

用VeriLog語(yǔ)言編寫(xiě)的FPGA控制PWM的程序

基于FPGA的交通燈的設(shè)計(jì) 有VeriLog HDL 源碼、仿真圖與引腳配置圖