相 關(guān) 資 源

• 38譯碼器VHDL語言免費(fèi)下載

  資源簡介：文件是3線-8線譯碼器的VHDL語言實現(xiàn)，非常簡單，僅供參考！！！

  標(biāo)簽： VHDL 譯碼器 語言

  上傳時間： 2020-05-06

  上傳用戶：nathan1112

• 本文為用VHDL語言編寫的38譯碼器免費(fèi)下載

  資源簡介：本文為用VHDL語言編寫的38譯碼器，為doc格式，請先復(fù)制到相應(yīng)軟件例如maxplus中再使用。

  標(biāo)簽： VHDL 語言 編寫 譯碼器

  上傳時間： 2013-12-21

  上傳用戶：思琦琦

• 使用Verilog硬件描述語言編程的38譯碼器免費(fèi)下載

  資源簡介：使用Verilog硬件描述語言編程的38譯碼器，包含測試描述

  標(biāo)簽： Verilog 硬件描述語言 編程 譯碼器

  上傳時間： 2014-01-23

  上傳用戶：cc1015285075

• 有VHDL寫的一個38譯碼器,并付仿真波形.免費(fèi)下載

  資源簡介：有VHDL寫的一個38譯碼器,并付仿真波形.

  標(biāo)簽： VHDL 譯碼器 仿真 波形

  上傳時間： 2014-01-25

  上傳用戶：zhengzg

• 基于quartus II軟件 用verilog 語言描述的38譯碼器免費(fèi)下載

  資源簡介：基于quartus II軟件 用verilog 語言描述的38譯碼器

  標(biāo)簽： quartus verilog 軟件 語言

  上傳時間： 2013-12-01

  上傳用戶：wweqas

• 38譯碼器的設(shè)計免費(fèi)下載

  資源簡介：38譯碼器的設(shè)計，使用VHDL設(shè)計譯碼器，可以下載到開發(fā)板上看結(jié)果

  標(biāo)簽： 譯碼器

  上傳時間： 2013-12-17

  上傳用戶：lnnn30

• 循環(huán)糾錯碼譯碼器VHDL代碼。通信方面FPGA設(shè)計基礎(chǔ)代碼。免費(fèi)下載

  資源簡介：循環(huán)糾錯碼譯碼器VHDL代碼。通信方面FPGA設(shè)計基礎(chǔ)代碼。

  標(biāo)簽： VHDL FPGA 代碼 循環(huán)

  上傳時間： 2013-12-09

  上傳用戶：xyipie

• 偽隨機(jī)序列碼發(fā)生器及基帶傳輸CMI碼編、譯碼的VHDL語言實現(xiàn)免費(fèi)下載

  資源簡介：偽隨機(jī)序列碼發(fā)生器及基帶傳輸CMI碼編、譯碼的VHDL語言實現(xiàn)

  標(biāo)簽： VHDL CMI 偽隨機(jī)序列 發(fā)生器

  上傳時間： 2014-01-18

  上傳用戶：maizezhen

• 程序提供了一種高效簡單的38譯碼器的算法免費(fèi)下載

  資源簡介：程序提供了一種高效簡單的38譯碼器的算法，非常實用

  標(biāo)簽： 程序 譯碼器 算法

  上傳時間： 2016-11-14

  上傳用戶：ainimao

• 32位 2選1 選擇器 VHDL語言程序免費(fèi)下載

  資源簡介：32位 2選1 選擇器 VHDL語言程序

  標(biāo)簽： VHDL 選擇器 語言程序

  上傳時間： 2017-01-29

  上傳用戶：cazjing

• 電子搶答器VHDL語言設(shè)計 材料是一圖文格式的可能需要讀者自己打上去 不過絕對真實免費(fèi)下載

  資源簡介：電子搶答器VHDL語言設(shè)計 材料是一圖文格式的可能需要讀者自己打上去 不過絕對真實

  標(biāo)簽： VHDL 電子搶答器 材料 語言

  上傳時間： 2017-01-30

  上傳用戶：gmh1314

• 簡單的38譯碼器,語句較為簡捷明了.供大家參考學(xué)習(xí).免費(fèi)下載

  資源簡介：簡單的38譯碼器,語句較為簡捷明了.供大家參考學(xué)習(xí).

  標(biāo)簽： 譯碼器 家

  上傳時間： 2017-07-21

  上傳用戶：sdq_123

• EDA 七段譯碼器 VHDL代碼免費(fèi)下載

  資源簡介：EDA 七段譯碼器 VHDL代碼

  標(biāo)簽： VHDL EDA 譯碼器 代碼

  上傳時間： 2014-11-01

  上傳用戶：yyq123456789

• 基于VDHL的38譯碼器的實現(xiàn)與58分頻器的實現(xiàn) FPGA主芯片：CycloneII EP2C35F672C6免費(fèi)下載

  資源簡介：基于VDHL的38譯碼器的實現(xiàn)與58分頻器的實現(xiàn) FPGA主芯片：CycloneII EP2C35F672C6

  標(biāo)簽： CycloneII VDHL FPGA 672C

  上傳時間： 2014-01-17

  上傳用戶：banyou

• RS碼譯碼器C語言工程免費(fèi)下載

  資源簡介：RS碼譯碼器C語言工程，為[255,191]碼率的譯碼結(jié)構(gòu)，具有通用性

  標(biāo)簽： RS碼 C語言 譯碼器 工程

  上傳時間： 2014-06-19

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• 通過對用硬件描述語言VHDL表示的某個專用部件（如中斷控制器、差錯控制碼編碼/譯碼器免費(fèi)下載

  資源簡介：通過對用硬件描述語言VHDL表示的某個專用部件（如中斷控制器、差錯控制碼編碼/譯碼器，此為譯碼器）的代碼分析，構(gòu)建它的邏輯結(jié)構(gòu)，加深對相關(guān)部件設(shè)計技術(shù)的理解。 試驗平臺：MaxPlusII

  標(biāo)簽： VHDL 硬件描述語言 中斷控制器 差錯控制

  上傳時間： 2015-04-08

  上傳用戶：lps11188

• 大學(xué)VHDL語言實驗大全,基于max-plus2平臺,內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘免費(fèi)下載

  資源簡介：大學(xué)VHDL語言實驗大全,基于max-plus2平臺,內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘，數(shù)碼顯示，74ls138，8，4位計數(shù)器，d，rs觸發(fā)器，加法器，交通燈等，此原碼基于長江大學(xué)可編程器件實驗箱,如要運(yùn)行在其他平臺上需要重新定義管腳

  標(biāo)簽： max-plus VHDL 大學(xué) 加法器

  上傳時間： 2013-12-23

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• 用VHDL 語言描述度三線八線譯碼器免費(fèi)下載

  資源簡介：用VHDL 語言描述度三線八線譯碼器，其開發(fā)均在FPGA中

  標(biāo)簽： VHDL 語言 譯碼器

  上傳時間： 2013-12-20

  上傳用戶：love1314

• 一個用VHDL語言編寫的譯碼器程序免費(fèi)下載

  資源簡介：一個用VHDL語言編寫的譯碼器程序，希望學(xué)習(xí)的人能夠下載學(xué)習(xí)。

  標(biāo)簽： VHDL 語言 編寫 程序

  上傳時間： 2013-12-23

  上傳用戶：as275944189

• 基于VHDL語言的HDB3碼編譯碼器的設(shè)計 HDB3 碼的全稱是三階高密度雙極性碼免費(fèi)下載

  資源簡介：基于VHDL語言的HDB3碼編譯碼器的設(shè)計 HDB3 碼的全稱是三階高密度雙極性碼，它是數(shù)字基帶傳輸中的一種重要碼型，具有頻譜中無直流分量、能量集中、提取位同步信息方便等優(yōu)點。HDB3 碼是在AMI碼(極性交替轉(zhuǎn)換碼)的基礎(chǔ)上發(fā)展起來的，解決了AMI碼在連0碼過多時...

  標(biāo)簽： HDB3 VHDL 語言 編譯碼器

  上傳時間： 2015-12-21

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• 基于fpga和sopc的用VHDL語言編寫的EDA7段數(shù)碼顯示譯碼器免費(fèi)下載

  資源簡介：基于fpga和sopc的用VHDL語言編寫的EDA7段數(shù)碼顯示譯碼器

  標(biāo)簽： fpga VHDL EDA7 sopc

  上傳時間： 2014-03-08

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• 基于fpga和sopc的用VHDL語言編寫的EDA8段數(shù)碼顯示譯碼器免費(fèi)下載

  資源簡介：基于fpga和sopc的用VHDL語言編寫的EDA8段數(shù)碼顯示譯碼器

  標(biāo)簽： fpga VHDL EDA8 sopc

  上傳時間： 2013-11-27

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• 用VHDL語言編寫譯碼器免費(fèi)下載

  資源簡介：用VHDL語言編寫譯碼器，呵呵，希望有所幫助

  標(biāo)簽： VHDL 語言 編寫 譯碼器

  上傳時間： 2014-01-22

  上傳用戶：evil

• 用VHDL 語言實現(xiàn)138譯碼器免費(fèi)下載

  資源簡介：用VHDL 語言實現(xiàn)138譯碼器，用VHDL 語言實現(xiàn)138譯碼器，

  標(biāo)簽： VHDL 138 語言 譯碼器

  上傳時間： 2014-01-18

  上傳用戶：xinyuzhiqiwuwu

• 高速Viterbi譯碼器的FPGA實現(xiàn)免費(fèi)下載

  資源簡介：本文提出了一種高速Viterbi譯碼器的FPGA實現(xiàn)方案。這種Viterbi譯碼器的設(shè)計方案既可以制成高性能的單片差錯控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論...

  標(biāo)簽： Viterbi FPGA 譯碼器

  上傳時間： 2013-04-24

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• 通過VHDL語言編寫的計數(shù)器程序,可以在一嗎器顯示管上分段顯示小時,分,秒,并且可以分別清零免費(fèi)下載

  資源簡介：通過VHDL語言編寫的計數(shù)器程序,可以在一嗎器顯示管上分段顯示小時,分,秒,并且可以分別清零

  標(biāo)簽： VHDL 分 語言 編寫

  上傳時間： 2013-12-16

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• VHDL語言寫的基數(shù)分頻器免費(fèi)下載

  資源簡介：VHDL語言寫的基數(shù)分頻器，多平臺，通過MODESIM仿真

  標(biāo)簽： VHDL 語言 分頻器

  上傳時間： 2015-07-20

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• VHDL語言100例 VHDL學(xué)習(xí)資料VHDL 編程要點VHDL編程心得體會: 100VHDL例子免費(fèi)下載

  資源簡介：VHDL語言100例 VHDL學(xué)習(xí)資料VHDL 編程要點VHDL編程心得體會:100VHDL例子VHDL 編程要注意問題.docVHDL——按鍵消抖.docVHDL電路簡化.docVHDL編程心得體會.pdfvhd開發(fā)的官方手冊.pdf第1例 帶控制端口的加法器第2例 無控制端口的加法器第3例 乘法器第4例 比較器...

  標(biāo)簽： VHDL

  上傳時間： 2021-10-21

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• 基于FPGA的Viterbi譯碼器設(shè)計與實現(xiàn).rar免費(fèi)下載

  資源簡介：卷積碼是廣泛應(yīng)用于衛(wèi)星通信、無線通信等多種通信系統(tǒng)的信道編碼方式。Viterbi算法是卷積碼的最大似然譯碼算法，該算法譯碼性能好、速度快，并且硬件實現(xiàn)結(jié)構(gòu)比較簡單，是最佳的卷積碼譯碼算法。隨著可編程邏輯技術(shù)的不斷發(fā)展，使用FPGA實現(xiàn)Viterbi譯碼器的設(shè)...

  標(biāo)簽： Viterbi FPGA 譯碼器

  上傳時間： 2013-06-24

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• 基于FPGA的MCS51核的VHDL語言設(shè)計與實現(xiàn).rar免費(fèi)下載

  資源簡介：本文以研究嵌入式微處理器為主，自主地設(shè)計了能夠運(yùn)行MCS-51系列單片機(jī)指令的MCU系統(tǒng)。系統(tǒng)采用了VHDL 語言與原理框圖的綜合設(shè)計方法，并且在Altera公司的FPGA上通過驗證。論文深入地研究了微處理器的指令系統(tǒng)和數(shù)據(jù)地址通路，采用VHDL 語言完成了取指單元，...

  標(biāo)簽： FPGA VHDL MCS

  上傳時間： 2013-05-20

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