EDA 七段譯碼器 VHDL代碼
資源簡介：EDA 七段譯碼器 VHDL代碼
上傳時間： 2014-11-01
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資源簡介：37個經(jīng)典的VHDL程序。有比較器、七段譯碼器、狀態(tài)機(jī)等。
上傳時間： 2016-07-13
上傳用戶：541657925
資源簡介：VHDL的七段譯碼器
上傳時間： 2013-12-22
上傳用戶：zhengzg
資源簡介：循環(huán)糾錯碼譯碼器VHDL代碼。通信方面FPGA設(shè)計基礎(chǔ)代碼。
上傳時間： 2013-12-09
上傳用戶：xyipie
資源簡介：DE2板上的hello程序,實現(xiàn)在8個七段譯碼器上循環(huán)顯示hello
上傳時間： 2016-03-10
上傳用戶：葉山豪
資源簡介：一個最大公約數(shù)七段顯示器編碼VHDL代碼設(shè)計
上傳時間： 2014-11-28
上傳用戶：亞亞娟娟123
資源簡介：利用查表程序可以完成BCD與七段碼的轉(zhuǎn)換,從而取代硬件七段譯碼電路，查表程序本身并無復(fù)雜之處， 需要注意的是七段碼的取值，因為七段數(shù)碼管有共陽極及共陰極之分. 共陽極是低電平有效時有效輸入。 共陰極是高電平時有效輸入(所以在C51單片機(jī)要使發(fā)光二極管...
上傳時間： 2016-01-05
上傳用戶：dsgkjgkjg
資源簡介：7段數(shù)碼顯示譯碼器設(shè)計7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進(jìn)制的，所以輸出表達(dá)都是十六進(jìn)制的，為了滿足十六進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPG...
上傳時間： 2014-01-26
上傳用戶：1427796291
資源簡介：用veilog HDL編的七段譯碼顯示電路。自己做的第一個此類程序，編譯仿真通過，感覺不錯
上傳時間： 2014-01-25
上傳用戶：gououo
資源簡介：MASK譯碼器設(shè)計代碼MASK調(diào)制方式是采用多電平基帶信號對一個高頻載波進(jìn)行平衡調(diào)制，得到多種幅度的高頻已調(diào)波。它在頻譜上是載波抑制的雙邊帶信號，單側(cè)邊帶的帶寬等于基帶信號本身的帶寬，所以整個已調(diào)波帶寬是基帶信號帶寬的二倍。 《通信原理》的課程設(shè)計
上傳時間： 2014-01-22
上傳用戶：huangld
資源簡介：7段譯碼器，是quartusII8.1項目如果安裝了可以馬上用
上傳時間： 2013-11-28
上傳用戶：13681659100
資源簡介：DE2實驗開發(fā)板的將32位數(shù)據(jù)轉(zhuǎn)換為八個七段譯碼并顯示
上傳時間： 2013-12-26
上傳用戶：aig85
資源簡介：FPGA基本實驗，F(xiàn)PGA七段數(shù)碼管顯示譯碼器,實驗代碼及實驗過程，結(jié)果
上傳時間： 2018-05-12
上傳用戶：Sparer
資源簡介：利用EDA工具M(jìn)AX-PlusII的VDHL輸入法，輸入VHDL程序，實現(xiàn)2位計數(shù)器，在七段譯碼器上以十進(jìn)制顯示：0、1、2、3、0、...。時鐘信號使用83管腳。采用自動機(jī)狀態(tài)轉(zhuǎn)換方式設(shè)計該計數(shù)器；建立相應(yīng)仿真波形文件，并進(jìn)行波形仿真；分析設(shè)計電路的正確性。
上傳時間： 2014-01-25
上傳用戶：ZJX5201314
資源簡介：文件是3線-8線譯碼器的VHDL語言實現(xiàn)，非常簡單，僅供參考?。?！
上傳時間： 2020-05-06
上傳用戶：nathan1112
資源簡介：將4MHz的訪波輸入到ccc模塊上，輸出500Hz提供鳴叫聲頻。1kHz的方波經(jīng)fen10模塊進(jìn)行十分頻后為秒模塊mian、分模塊mina、時模塊hour，提供時鐘信號；用sst模塊為整點報時提供控制信號，（當(dāng)59 50"、52"、54"、56"、58"時，q500輸出為”1”，秒為00時qlk輸出為”...
上傳時間： 2014-12-22
上傳用戶：lps11188
資源簡介：2個4位二進(jìn)制數(shù)相加的加法器件，其結(jié)果顯示在七段譯碼器中
上傳時間： 2015-11-04
上傳用戶：chenjjer
資源簡介：1、用feng模塊將選手按下按鍵信號輸出高電平給鎖存模塊lockb，進(jìn)行鎖存的同時發(fā)出aim信號實現(xiàn)聲音提示，并使count模塊進(jìn)行答題時間的倒計時，在計滿100妙后送出聲音提示； 2、用ch41a模塊將搶答結(jié)果轉(zhuǎn)換為二進(jìn)制數(shù)； 3、用sel模塊產(chǎn)生數(shù)碼管片選信號； ...
上傳時間： 2013-12-21
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資源簡介：電子工程(報告) >> [數(shù)字電子課程設(shè)計] 七段數(shù)碼顯示譯碼器設(shè)計[數(shù)字電子課程設(shè)計] 七段數(shù)碼顯示譯碼器設(shè)計 購買...(1)學(xué)習(xí)7數(shù)碼顯示譯碼器設(shè)計 (2)學(xué)習(xí)VHDL的多層次設(shè)計方法。 二、設(shè)計任務(wù)及要求: (1)實驗內(nèi)容1:說明程序1的...
上傳時間： 2013-12-24
上傳用戶：sclyutian
資源簡介：MAX7219驅(qū)動LED特好使.MAX7219是微處理器和共陰極七段— — 八位LED顯示、圖條／柱圖顯示或64點陣顯示接口的小型串行輸入／輸出芯片。片內(nèi)包括BCD譯碼器、多路掃描控制器、．字和位驅(qū)動器和8X 8靜態(tài)RAM。外部只需要一個電阻設(shè)置所有LED 顯示器字段電流。MAX72...
上傳時間： 2014-01-13
上傳用戶：zhuoying119
資源簡介：基于fpga和sopc的用VHDL語言編寫的EDA7段數(shù)碼顯示譯碼器
上傳時間： 2014-03-08
上傳用戶：bjgaofei
資源簡介：基于fpga和sopc的用VHDL語言編寫的EDA8段數(shù)碼顯示譯碼器
上傳時間： 2013-11-27
上傳用戶：chfanjiang
資源簡介：譯碼器的邏輯功能是將已賦予特定含義的一組二進(jìn)制輸入代碼的原意"翻譯"出來,變成對應(yīng)的輸出高低電平信號.該程序為3-8譯碼器.基于VHDL,其開發(fā)環(huán)境是MAXPLUS2.
上傳時間： 2013-12-23
上傳用戶：lepoke
資源簡介：[VHDL經(jīng)典設(shè)計26例]--在xilinx芯片上調(diào)試通過--[01--1位全加器][02--2選1多路選擇器][03--8位硬件加法器][04--7段數(shù)碼顯示譯碼器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--內(nèi)部三態(tài)總線][8--含清零和同步時鐘使能的4位加法計數(shù)器][9--數(shù)控分頻器][1...
上傳時間： 2014-09-06
上傳用戶：han_zh
資源簡介：七段顯示譯碼器（功能：將思維二進(jìn)制數(shù)譯成七段輸出信號，驅(qū)動數(shù)碼管顯示）
上傳時間： 2016-07-29
上傳用戶：小鵬
資源簡介：七段數(shù)碼顯示譯碼器設(shè)計，通過按鈕輸入四位二進(jìn)制數(shù)，數(shù)碼管顯示0到F的輸出顯示。
上傳時間： 2014-12-20
上傳用戶：13188549192
資源簡介：7段數(shù)碼管譯碼器,用VHDL在FPGA2000上顯示
上傳時間： 2013-12-11
上傳用戶：kiklkook
資源簡介：1.學(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計。 2.進(jìn)一步熟悉VHDL設(shè)計技術(shù),掌握CASE語句的使用。 3.掌握文本輸入法的頂層設(shè)計方法。
上傳時間： 2014-01-25
上傳用戶：duoshen1989
資源簡介：3-8譯碼器和8-3BCD七段顯示譯碼器
上傳時間： 2013-12-24
上傳用戶：xhz1993
資源簡介：1.七段數(shù)碼管譯碼器 2.4人表決器 3.4進(jìn)制加減法計數(shù)器~具有進(jìn)位和借位功能
上傳時間： 2013-12-20
上傳用戶：ecooo
