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• 用VERILOG語言總結(jié)了常用代碼 非常有用免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語言總結(jié)了常用代碼 非常有用

  標(biāo)簽： VERILOG 語言 代碼

  上傳時(shí)間： 2013-11-26

  上傳用戶：cooran

• 用VERILOG語言實(shí)現(xiàn)了常用3-8譯碼器.免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語言實(shí)現(xiàn)了常用3-8譯碼器.

  標(biāo)簽： VERILOG 語言 譯碼器

  上傳時(shí)間： 2014-01-19

  上傳用戶：xg262122

• 用VERILOG語言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測(cè)試文件。

  標(biāo)簽： VERILOG 8bit 語言 加法器

  上傳時(shí)間： 2013-12-19

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• 用VERILOG語言實(shí)現(xiàn)了8BIT編碼器.免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語言實(shí)現(xiàn)了8BIT編碼器.

  標(biāo)簽： VERILOG 8BIT 語言 編碼器

  上傳時(shí)間： 2016-07-15

  上傳用戶：lgnf

• 用VERILOG語言實(shí)現(xiàn)了全加器,可綜合可仿真通過免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語言實(shí)現(xiàn)了全加器,可綜合可仿真通過

  標(biāo)簽： VERILOG 語言 全加器 仿真

  上傳時(shí)間： 2013-12-25

  上傳用戶：love1314

• 用VERILOG語言實(shí)現(xiàn)了J-K觸發(fā)器,可綜合可仿真通過免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語言實(shí)現(xiàn)了J-K觸發(fā)器,可綜合可仿真通過

  標(biāo)簽： VERILOG J-K 語言 觸發(fā)器

  上傳時(shí)間： 2014-01-25

  上傳用戶：kelimu

• 用VERILOG語言實(shí)現(xiàn)的數(shù)據(jù)加密標(biāo)準(zhǔn)代碼,在QUARTUS5.1上仿真過免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語言實(shí)現(xiàn)的數(shù)據(jù)加密標(biāo)準(zhǔn)代碼,在QUARTUS5.1上仿真過

  標(biāo)簽： VERILOG QUARTUS 5.1 語言

  上傳時(shí)間： 2014-09-08

  上傳用戶：mpquest

• 這是一個(gè)用c++語言實(shí)現(xiàn)了語法分析的原代碼免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用c++語言實(shí)現(xiàn)了語法分析的原代碼，對(duì)我們理解語法分析的過程很有幫助

  標(biāo)簽： 語言 分 代碼

  上傳時(shí)間： 2016-04-22

  上傳用戶：電子世界

• 本代碼用C語言封裝了3DES等加解密算法的函數(shù)實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：本代碼用C語言封裝了3DES等加解密算法的函數(shù)實(shí)現(xiàn)，詳細(xì)易懂，隨時(shí)可以應(yīng)用到工程中去

  標(biāo)簽： 3DES 代碼 C語言 封裝

  上傳時(shí)間： 2013-12-26

  上傳用戶：牧羊人8920

• 七位巴克碼生成代碼 用vhdl語言編寫。將代碼復(fù)制到quartus里面就可以用了免費(fèi)下載

  資源簡(jiǎn)介：七位巴克碼生成代碼 用vhdl語言編寫。將代碼復(fù)制到quartus里面就可以用了

  標(biāo)簽： quartus vhdl 代碼 語言

  上傳時(shí)間： 2016-12-18

  上傳用戶：lps11188

• 該代碼用c++語言實(shí)現(xiàn)了KSVD算法,運(yùn)行環(huán)境為vc6.0免費(fèi)下載

  資源簡(jiǎn)介：該代碼用c++語言實(shí)現(xiàn)了KSVD算法,運(yùn)行環(huán)境為vc6.0

  標(biāo)簽： KSVD 6.0 vc 代碼

  上傳時(shí)間： 2014-12-06

  上傳用戶：ghostparker

• 該代碼用c++語言實(shí)現(xiàn)了Jacobis-Method算法,運(yùn)行環(huán)境為vc6.0免費(fèi)下載

  資源簡(jiǎn)介：該代碼用c++語言實(shí)現(xiàn)了Jacobis-Method算法,運(yùn)行環(huán)境為vc6.0

  標(biāo)簽： Jacobis-Method 6.0 vc 代碼

  上傳時(shí)間： 2013-12-31

  上傳用戶：壞壞的華仔

• 該代碼用JAVA語言編寫了一個(gè)聊天室免費(fèi)下載

  資源簡(jiǎn)介：該代碼用JAVA語言編寫了一個(gè)聊天室，可多人同時(shí)開啟客戶端，進(jìn)行會(huì)話。

  標(biāo)簽： JAVA 代碼 語言 編寫

  上傳時(shí)間： 2017-06-19

  上傳用戶：l254587896

• 用VERILOG語言編寫的FPGA控制PWM的程序免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語言編寫的FPGA控制PWM的程序.利用碼盤脈沖進(jìn)行調(diào)速,進(jìn)行過簡(jiǎn)單試驗(yàn),可用.沒有經(jīng)過長(zhǎng)期驗(yàn)證.做簡(jiǎn)單修改即可應(yīng)用!

  標(biāo)簽： VERILOG FPGA PWM 語言

  上傳時(shí)間： 2013-08-16

  上傳用戶：梧桐

• 此程序用通過PFGA用VHDL語言實(shí)現(xiàn)了傅立葉變換免費(fèi)下載

  資源簡(jiǎn)介：此程序用通過PFGA用VHDL語言實(shí)現(xiàn)了傅立葉變換，希望對(duì)大家有用

  標(biāo)簽： PFGA VHDL 程序 傅立葉變換

  上傳時(shí)間： 2013-08-30

  上傳用戶：tonyshao

• 采用VERILOG語言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來免費(fèi)下載

  資源簡(jiǎn)介：采用VERILOG語言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲(chǔ)起來

  標(biāo)簽： VERILOG FPGA 語言 控制

  上傳時(shí)間： 2013-09-01

  上傳用戶：喵米米米

• 用C++語言編寫數(shù)學(xué)常用算法免費(fèi)下載

  資源簡(jiǎn)介：用C++語言編寫數(shù)學(xué)常用算法

  標(biāo)簽： 語言 編寫 算法

  上傳時(shí)間： 2015-02-07

  上傳用戶：lifangyuan12

• 這是一個(gè)用C語言開發(fā)的郵箱代碼免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用C語言開發(fā)的郵箱代碼

  標(biāo)簽： C語言 代碼

  上傳時(shí)間： 2013-12-20

  上傳用戶：JasonC

• Little C解釋程序源代碼用C語言實(shí)現(xiàn)了一個(gè)C語言的子集的解釋程序免費(fèi)下載

  資源簡(jiǎn)介：Little C解釋程序源代碼用C語言實(shí)現(xiàn)了一個(gè)C語言的子集的解釋程序，之所以是子集，是由于考慮到本次畢業(yè)設(shè)計(jì)的時(shí)間上并不允許將整個(gè)C語言的解釋程序完成，事實(shí)上，若要將整個(gè)C語言的解釋程序完成，那將不是憑一己之力加上數(shù)月可以完成的。為此，結(jié)合所學(xué)的編譯...

  標(biāo)簽： Little C語言 程序 源代碼

  上傳時(shí)間： 2013-12-25

  上傳用戶：nanxia

• 本程序用Matlab語言實(shí)現(xiàn)了基于Arnold變換的圖像置亂算法免費(fèi)下載

  資源簡(jiǎn)介：本程序用Matlab語言實(shí)現(xiàn)了基于Arnold變換的圖像置亂算法

  標(biāo)簽： Matlab Arnold 程序 變換

  上傳時(shí)間： 2015-03-24

  上傳用戶：hullow

• 這是一個(gè)用c語言編寫的常用數(shù)值算法,請(qǐng)大家下載免費(fèi)下載

  資源簡(jiǎn)介：這是一個(gè)用c語言編寫的常用數(shù)值算法,請(qǐng)大家下載

  標(biāo)簽： c語言 編寫 數(shù)值算法 家

  上傳時(shí)間： 2014-01-23

  上傳用戶：qunquan

• 用C語言實(shí)現(xiàn)了LZ77算法。程序獨(dú)特之處在于使用了64KB大小的固定長(zhǎng)度窗口免費(fèi)下載

  資源簡(jiǎn)介：用C語言實(shí)現(xiàn)了LZ77算法。程序獨(dú)特之處在于使用了64KB大小的固定長(zhǎng)度窗口，利用此方法可分塊壓縮數(shù)據(jù)。

  標(biāo)簽： 77 64 LZ KB

  上傳時(shí)間： 2015-04-05

  上傳用戶：hongmo

• 程序用C語言實(shí)現(xiàn)了貝葉斯在數(shù)據(jù)挖掘中分類和預(yù)測(cè)中的應(yīng)用免費(fèi)下載

  資源簡(jiǎn)介：程序用C語言實(shí)現(xiàn)了貝葉斯在數(shù)據(jù)挖掘中分類和預(yù)測(cè)中的應(yīng)用，通過程序可以很好的進(jìn)行分類和預(yù)測(cè)。

  標(biāo)簽： 程序 C語言 數(shù)據(jù)挖掘 分類

  上傳時(shí)間： 2013-12-20

  上傳用戶：chongcongying

• 用C++語言編寫數(shù)學(xué)常用算法 具有很強(qiáng)的能用性十分好用推薦下載免費(fèi)下載

  資源簡(jiǎn)介：用C++語言編寫數(shù)學(xué)常用算法 具有很強(qiáng)的能用性十分好用推薦下載

  標(biāo)簽： 語言 編寫 算法 十分

  上傳時(shí)間： 2014-01-09

  上傳用戶：啊颯颯大師的

• 用VERILOG語言在fpga中實(shí)現(xiàn)fifo功能！免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語言在fpga中實(shí)現(xiàn)fifo功能！

  標(biāo)簽： VERILOG fpga fifo 語言

  上傳時(shí)間： 2015-05-02

  上傳用戶：epson850

• 本程序用C語言實(shí)現(xiàn)了集成神經(jīng)網(wǎng)絡(luò)解決廣義異或問題。用神經(jīng)網(wǎng)絡(luò)集成方法做成表決網(wǎng),可克服初始權(quán)值的影響,對(duì)神經(jīng)網(wǎng)絡(luò)分類器來說:假設(shè)有N個(gè)獨(dú)立的子網(wǎng),采用絕對(duì)多數(shù)投票法,再假設(shè)每個(gè)子網(wǎng)以1-p的概率給出正免費(fèi)下載

  資源簡(jiǎn)介：本程序用C語言實(shí)現(xiàn)了集成神經(jīng)網(wǎng)絡(luò)解決廣義異或問題。用神經(jīng)網(wǎng)絡(luò)集成方法做成表決網(wǎng),可克服初始權(quán)值的影響,對(duì)神經(jīng)網(wǎng)絡(luò)分類器來說:假設(shè)有N個(gè)獨(dú)立的子網(wǎng),采用絕對(duì)多數(shù)投票法,再假設(shè)每個(gè)子網(wǎng)以1-p的概率給出正確結(jié)果,且網(wǎng)絡(luò)之間的錯(cuò)誤不相關(guān),則表決系統(tǒng)發(fā)生錯(cuò)誤的...

  標(biāo)簽： 神經(jīng)網(wǎng)絡(luò) 子網(wǎng) 程序 C語言

  上傳時(shí)間： 2015-05-03

  上傳用戶：kiklkook

• 用VERILOG語言實(shí)現(xiàn)的ARM7處理器的標(biāo)準(zhǔn)內(nèi)核的源代碼程序,nnARM, 具有很好的參考價(jià)值免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語言實(shí)現(xiàn)的ARM7處理器的標(biāo)準(zhǔn)內(nèi)核的源代碼程序,nnARM, 具有很好的參考價(jià)值

  標(biāo)簽： VERILOG nnARM ARM7 語言

  上傳時(shí)間： 2015-05-10

  上傳用戶：wanghui2438

• 該程序用C語言實(shí)現(xiàn)了大整數(shù)的加減乘除運(yùn)算免費(fèi)下載

  資源簡(jiǎn)介：該程序用C語言實(shí)現(xiàn)了大整數(shù)的加減乘除運(yùn)算

  標(biāo)簽： 程序 C語言 整數(shù) 減

  上傳時(shí)間： 2015-05-28

  上傳用戶：zhangyi99104144

• 用VERILOG語言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺(tái)免費(fèi)下載

  資源簡(jiǎn)介：用VERILOG語言編寫的全數(shù)字鎖相環(huán)的源代碼,基于fpga平臺(tái)

  標(biāo)簽： VERILOG fpga 語言 編寫

  上傳時(shí)間： 2015-06-13

  上傳用戶：wanqunsheng

• 完整的用VERILOG語言開發(fā)的USB2.0 IP核源代碼免費(fèi)下載

  資源簡(jiǎn)介：完整的用VERILOG語言開發(fā)的USB2.0 IP核源代碼，包括文檔、仿真文件

  標(biāo)簽： VERILOG USB 2.0 IP核

  上傳時(shí)間： 2015-07-09

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