基于vhdl的分頻器設(shè)計(jì)，分頻器在數(shù)字系統(tǒng)設(shè)計(jì)中應(yīng)用頻繁
資源簡(jiǎn)介：基于vhdl的分頻器設(shè)計(jì)，這是源碼希望對(duì)大家有用。
上傳時(shí)間： 2014-01-25
上傳用戶：watch100
資源簡(jiǎn)介：基于vhdl的分頻器設(shè)計(jì)，分頻器在數(shù)字系統(tǒng)設(shè)計(jì)中應(yīng)用頻繁
上傳時(shí)間： 2017-03-31
上傳用戶：腳趾頭
資源簡(jiǎn)介：基于FPGA的分頻器設(shè)計(jì),已經(jīng)通過了仿真(vhdl語(yǔ)言編寫)
上傳時(shí)間： 2013-12-14
上傳用戶：haoxiyizhong
資源簡(jiǎn)介：該文檔為基于FPGA的分頻器的設(shè)計(jì)與實(shí)現(xiàn)簡(jiǎn)介文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2021-11-15
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資源簡(jiǎn)介：基于FPGA的分頻器,可以根據(jù)更改參數(shù),實(shí)現(xiàn)不同倍數(shù)的分頻.
上傳時(shí)間： 2013-08-15
上傳用戶：llwap
資源簡(jiǎn)介：好的分頻器設(shè)計(jì)程序，有三個(gè)，二分頻，八分頻隨便改，比較實(shí)用
上傳時(shí)間： 2016-07-15
上傳用戶：songyue1991
資源簡(jiǎn)介：基于FPGA的分頻器,可以根據(jù)更改參數(shù),實(shí)現(xiàn)不同倍數(shù)的分頻.
上傳時(shí)間： 2014-11-18
上傳用戶：songnanhua
資源簡(jiǎn)介：該文檔為一種基于FPGA的分頻器的實(shí)現(xiàn)講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2021-12-01
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資源簡(jiǎn)介：基于vhdl的數(shù)控分頻器設(shè)計(jì)的源代碼及仿真
上傳時(shí)間： 2016-02-11
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資源簡(jiǎn)介：數(shù)控分頻器的輸出信號(hào)頻率為輸入數(shù)據(jù)的函數(shù)。用傳統(tǒng)的方法設(shè)計(jì),其設(shè)計(jì)過程和電路都比較復(fù)雜,且設(shè)計(jì)成 果的可修改性和可移植性都較差。基于vhdl 的數(shù)控分頻器設(shè)計(jì),整個(gè)過程簡(jiǎn)單、快捷,極易修改,可移植性強(qiáng)。他可利用 并行預(yù)置數(shù)的加法計(jì)數(shù)器和減法計(jì)數(shù)器實(shí)現(xiàn)...
上傳時(shí)間： 2014-11-29
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資源簡(jiǎn)介：《分頻器設(shè)計(jì)》絕對(duì)好用的EDA實(shí)驗(yàn)程序！已經(jīng)通過測(cè)試。vhdl語(yǔ)言編寫
上傳時(shí)間： 2013-11-29
上傳用戶：star_in_rain
資源簡(jiǎn)介：用vhdl實(shí)現(xiàn)的分頻器，可產(chǎn)生任意對(duì)主時(shí)鐘的分頻，從而是實(shí)現(xiàn)不同頻率pwm的控制
上傳時(shí)間： 2016-06-01
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資源簡(jiǎn)介：該源碼為vhdl語(yǔ)言編寫的分頻器，在W-4b教學(xué)平臺(tái)上通過驗(yàn)證
上傳時(shí)間： 2016-09-17
上傳用戶：erkuizhang
資源簡(jiǎn)介：利用計(jì)數(shù)器和分頻器設(shè)計(jì)一個(gè)實(shí)時(shí)的時(shí)鐘。一共需要1個(gè)模24計(jì)數(shù)器、2個(gè)模6計(jì)數(shù)器、2個(gè)模10計(jì)數(shù)器、一個(gè)生成1Hz的分頻器和6個(gè)數(shù)碼管解碼器。最終用HEX5~HEX4顯示小時(shí)（0~23），用HEX3~HEX2顯示分鐘（0~59），用HEX1~HEX0顯示秒鐘（0~59）。
上傳時(shí)間： 2014-12-20
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資源簡(jiǎn)介：此為EDA設(shè)計(jì)的分頻器模塊。可以實(shí)現(xiàn)三種不同的頻率信號(hào)，可以通過使用者自由設(shè)置頻率大小
上傳時(shí)間： 2013-12-22
上傳用戶：671145514
資源簡(jiǎn)介：vhdl語(yǔ)言的高頻時(shí)鐘分頻模塊。一種新的分頻器實(shí)現(xiàn)方法。
上傳時(shí)間： 2017-07-21
上傳用戶：cylnpy
資源簡(jiǎn)介：基于vhdl的導(dǎo)游點(diǎn)名器的設(shè)計(jì)這是一份非常不錯(cuò)的資料，歡迎下載，希望對(duì)您有幫助！
上傳時(shí)間： 2021-12-20
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資源簡(jiǎn)介：基于vhdl的智力搶答器的設(shè)計(jì)這是一份非常不錯(cuò)的資料，歡迎下載，希望對(duì)您有幫助！
上傳時(shí)間： 2021-12-20
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資源簡(jiǎn)介：數(shù)控分頻器設(shè)計(jì):對(duì)于一個(gè)加法計(jì)數(shù)器，裝載不同的計(jì)數(shù)初始值時(shí)，會(huì)有不同頻率的溢出輸出信號(hào)。計(jì)數(shù)器溢出時(shí)，輸出‘1’電平，同時(shí)溢出時(shí)的‘1’電平反饋給計(jì)數(shù)器的輸入端作為裝載信號(hào)；否則輸出‘0’電平。
上傳時(shí)間： 2015-07-16
上傳用戶：wxhwjf
資源簡(jiǎn)介：本文使用實(shí)例描述了在 FPGA/CPLD 上使用 vhdl 進(jìn)行分頻器設(shè) 計(jì)，包括偶數(shù)分頻、非 50％占空比和 50％占空比的奇數(shù)分頻、半整數(shù) （N+0.5）分頻、小數(shù)分頻、分?jǐn)?shù)分頻以及積分分頻。所有實(shí)現(xiàn)均可 通過 Synplify Pro 或 FPGA 生產(chǎn)廠商的綜合器進(jìn)行綜合，形成可...
上傳時(shí)間： 2013-12-15
上傳用戶：從此走出陰霾
資源簡(jiǎn)介：用verilog實(shí)現(xiàn)了奇數(shù)和偶數(shù)不同的分頻器設(shè)計(jì)
上傳時(shí)間： 2016-07-11
上傳用戶：jhjjh
資源簡(jiǎn)介：·卷積編碼及基于DSP的Viterbi譯碼器設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶：Jason1990
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上傳時(shí)間： 2013-09-01
上傳用戶：909000580
資源簡(jiǎn)介：利用Verilog_HDL實(shí)現(xiàn)基于FPGA的分頻方法
上傳時(shí)間： 2013-10-18
上傳用戶：feitian920
資源簡(jiǎn)介：利用Verilog_HDL實(shí)現(xiàn)基于FPGA的分頻方法
上傳時(shí)間： 2013-11-20
上傳用戶：atdawn
資源簡(jiǎn)介：一個(gè)3分頻器。可進(jìn)一步改裝成實(shí)際需要的分頻器使用
上傳時(shí)間： 2014-11-28
上傳用戶：ruixue198909
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上傳時(shí)間： 2015-10-09
上傳用戶：lps11188
資源簡(jiǎn)介：一個(gè)好用的整數(shù)分頻電路 保證你喜歡 能夠?qū)崿F(xiàn)對(duì)任意整數(shù)的分頻電路設(shè)計(jì)
上傳時(shí)間： 2013-12-24
上傳用戶：熊少鋒
資源簡(jiǎn)介：一個(gè)簡(jiǎn)單的分頻器代碼,可以套用來作其他頻率的分頻
上傳時(shí)間： 2014-06-18
上傳用戶：330402686
資源簡(jiǎn)介：基于vhdl的自動(dòng)售貨機(jī)設(shè)計(jì),希望對(duì)大家有點(diǎn)幫助
上傳時(shí)間： 2014-11-27
上傳用戶：cursor
