設(shè)計(jì)CPU方法及流程！VERILOG hdl
資源簡介：設(shè)計(jì)CPU方法及流程！VERILOG hdl
上傳時(shí)間： 2016-03-30
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資源簡介：指令譯碼電路的設(shè)計(jì)。 主要用在數(shù)字電路的設(shè)計(jì)中。 所用語言為VERILOG hdl.
上傳時(shí)間： 2015-05-02
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資源簡介：一個(gè)簡單聊天室的實(shí)現(xiàn),通過對ASP的腳本語言,ASP的內(nèi)置對象,ASP與數(shù)據(jù)庫的連接等技術(shù)的分析,探討了建立聊天室的設(shè)計(jì)思想,方法及設(shè)計(jì)過程,詳細(xì)地分析了各個(gè)模塊的功能及實(shí)現(xiàn)方法.
上傳時(shí)間： 2017-09-04
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資源簡介： VERILOG hdl 數(shù)字設(shè)計(jì)教程【作者：賀敬凱；出版社：西安電子科技大學(xué)出版社】（本資料為ppt） 內(nèi)容簡介：介紹了VERILOG hdl語言，狀態(tài)機(jī)設(shè)計(jì)，仿真，還有好幾個(gè)可綜合設(shè)計(jì)的舉例，除了常見的，還有空調(diào)控制器的設(shè)計(jì)，飲料自動(dòng)售賣機(jī)的設(shè)計(jì)，AD采樣控...
上傳時(shí)間： 2015-01-01
上傳用戶：yare
資源簡介： 設(shè)計(jì)與驗(yàn)證VERILOG hdl【作者：王誠、吳繼華；出版社：人民郵電出版社】 本書以實(shí)例講解的方式對hdl語言的設(shè)計(jì)方法進(jìn)行介紹。全書共分9章，第1章至第3章主要介紹了VERILOG hdl語言的基本概念、設(shè)計(jì)流程、語法及建模方式等。
上傳時(shí)間： 2013-11-19
上傳用戶：bjgaofei
資源簡介：這是一個(gè)VERILOG hdl編寫的RISC CPU的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡單的RISC CPU，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計(jì)方法。該程序通過了modelsim仿真驗(yàn)證。
上傳時(shí)間： 2015-03-26
上傳用戶：qiao8960
資源簡介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.2 具有LCD顯示單元的可編程單脈沖發(fā)生器 9.2.1 LCD顯示單元的工作原理 9.2.2 顯示邏輯設(shè)計(jì)的思路與流程 9.2.3 LCD顯示單元的硬件實(shí)現(xiàn) 9.2.4 可編程單脈沖數(shù)據(jù)的BCD碼化 9.2.5 task的使用...
上傳時(shí)間： 2014-06-23
上傳用戶：xc216
資源簡介：第一章 數(shù)字信號(hào)處理、計(jì)算、程序、 算法和硬線邏輯的基本概念 第二章 VERILOG hdl設(shè)計(jì)方法概述 第三章 VERILOG hdl的基本語法 第四章 不同抽象級(jí)別的VERILOG hdl模型 第五章 基本運(yùn)算邏輯和它們的VERILOG hdl模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯
上傳時(shí)間： 2014-01-27
上傳用戶：sclyutian
資源簡介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.1 簡單的可編程單脈沖發(fā)生器 9.1.1 由系統(tǒng)功能描述時(shí)序關(guān)系 9.1.2 流程圖的設(shè)計(jì) 9.1.3 系統(tǒng)功能描述 9.1.4 邏輯框圖 9.1.5 延時(shí)模塊的詳細(xì)描述及仿真 9.1.6 功能模塊VERILOG-hdl描述...
上傳時(shí)間： 2015-09-16
上傳用戶：chfanjiang
資源簡介：基于Altera公司系列FPGA(Cyclone EP1C3T144C8)、VERILOG hdl、MAX7219數(shù)碼管顯示芯片、4X4矩陣鍵盤、TDA2822功放芯片及揚(yáng)聲器等實(shí)現(xiàn)了《電子線路設(shè)計(jì)• 測試• 實(shí)驗(yàn)》課程中多功能數(shù)字鐘實(shí)驗(yàn)所要求的所有功能和其它一些擴(kuò)展功能。包括：基本功能——...
上傳時(shí)間： 2015-09-27
上傳用戶：1051290259
資源簡介：第一章 數(shù)字信號(hào)處理、計(jì)算、程序、算法和硬線邏輯的基本概念 第二章 VERILOG hdl設(shè)計(jì)方法概述 第三章 VERILOG hdl的基本語法 第四章 不同抽象級(jí)別的VERILOG hdl模型 第五章 基本運(yùn)算邏輯和它們的VERILOG hdl模型 第六章 運(yùn)算和數(shù)據(jù)流動(dòng)控制邏輯 第七章...
上傳時(shí)間： 2016-02-08
上傳用戶：ardager
資源簡介：這是華為使用的內(nèi)部培訓(xùn)教程！ 本文主要介紹了VERILOG hdl 語言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌 hdl 設(shè)計(jì)方法，初步了解并掌握VERILOG hdl語言的基本要素，能夠讀懂簡單的設(shè)計(jì)代碼并 夠進(jìn)行一些簡單設(shè)計(jì)的VERILOG hdl建模。
上傳時(shí)間： 2016-05-20
上傳用戶：it男一枚
資源簡介：《VERILOG hdl 程序設(shè)計(jì)教程》及配套源碼
上傳時(shí)間： 2016-07-25
上傳用戶：lxm
資源簡介：這個(gè)文件中使用VERILOG hdl簡單的利用基本運(yùn)算實(shí)現(xiàn)了微型的CPU設(shè)計(jì)開發(fā)過程
上傳時(shí)間： 2016-08-24
上傳用戶：hgy9473
資源簡介：16階FIR濾波器--本設(shè)計(jì)用VERILOG hdl語言串行DA算法實(shí)現(xiàn)16階有限頻率響應(yīng)濾波器！
上傳時(shí)間： 2016-11-26
上傳用戶：moshushi0009
資源簡介：從算法設(shè)計(jì)到硬線邏輯的實(shí)現(xiàn)：復(fù)雜數(shù)字邏輯系統(tǒng)的VERILOG hdl設(shè)計(jì)技術(shù)和方法，結(jié)合DSP算法介紹VERILOG hdl 設(shè)計(jì)。
上傳時(shí)間： 2016-12-16
上傳用戶：xiaohuanhuan
資源簡介：C 語言硬件編程的一點(diǎn)基本語法及程序設(shè)計(jì)流程！
上傳時(shí)間： 2014-12-21
上傳用戶：小碼農(nóng)lz
資源簡介：C 語言硬件編程的一點(diǎn)基本語法及程序設(shè)計(jì)流程！
上傳時(shí)間： 2014-01-25
上傳用戶：1101055045
資源簡介：C 語言硬件編程的一點(diǎn)基本語法及程序設(shè)計(jì)流程！
上傳時(shí)間： 2016-12-30
上傳用戶：evil
資源簡介：C 語言硬件編程的一點(diǎn)基本語法及程序設(shè)計(jì)流程！
上傳時(shí)間： 2016-12-30
上傳用戶：miaochun888
資源簡介：詳細(xì)闡述了fir濾波器的設(shè)計(jì)原理及利用matlab軟件進(jìn)行仿真和參數(shù)設(shè)計(jì)的方法！
上傳時(shí)間： 2014-01-09
上傳用戶：zhaiye
資源簡介：本教程的目的是為了幫助大家進(jìn)行實(shí)戰(zhàn)演練，熟悉軟硬件的相關(guān)知識(shí)，而不是為了講解 VERILOG hdl語言。所以在學(xué)習(xí)本教程之前，大家應(yīng)先學(xué)習(xí)VERILOG hdl的基本語法知識(shí)和編程思想，我也寫過一個(gè)關(guān)于VERILOG hdl學(xué)習(xí)建議的文章，大家可以看一下：http://www.5ifpg...
上傳時(shí)間： 2022-07-18
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資源簡介：采用 VERILOG hdl 語言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用VERILOG
上傳時(shí)間： 2013-07-06
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資源簡介：本文利用VERILOG hdl 語言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim
上傳時(shí)間： 2013-07-21
上傳用戶：ve3344
資源簡介：·本書從用戶的角度全面闡述了VERILOG hdl語言的重要細(xì)節(jié)和基本設(shè)計(jì)方法，并詳細(xì)介紹了VERILOG 2001版的主要改進(jìn)部分。本書重點(diǎn)關(guān)注如何應(yīng)用VERILOG語言進(jìn)行數(shù)字電路和系統(tǒng)的設(shè)計(jì)和驗(yàn)證，而不僅僅講解語法。全書從基本概念講起，并逐漸過渡到編程語言接口以及...
上傳時(shí)間： 2013-04-24
上傳用戶：gyq
資源簡介：本文利用VERILOG hdl 語言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應(yīng)用于實(shí)際的數(shù)字鐘顯示中...
上傳時(shí)間： 2013-11-10
上傳用戶：hz07104032
資源簡介：此設(shè)計(jì)采用VERILOG hdl硬件語言設(shè)計(jì),在掌宇開發(fā)板上實(shí)現(xiàn). 將整個(gè)電路分為兩個(gè)子模塊，一個(gè)提供同步信號(hào)（H_SYNC和V_SYNC）及像素位置信息；另一個(gè)接收像素位置信息，并輸出顏色信號(hào)。這樣便于進(jìn)行圖形修改，同時(shí)也容易實(shí)現(xiàn)
上傳時(shí)間： 2015-04-11
上傳用戶：myworkpost
資源簡介：本CD-ROM包括《VERILOG-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)》一書中的全部例子，這些例子全部通過了驗(yàn)證。第七章以后的設(shè)計(jì)實(shí)例，不僅有VERILOG-hdl的例子，也附了包括VB、VC++等源程序,甚至將DLL的生成方法也詳盡地作了說明。
上傳時(shí)間： 2014-01-19
上傳用戶：lixinxiang
資源簡介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.3 脈沖計(jì)數(shù)與顯示 9.3.1 脈沖計(jì)數(shù)器的工作原理 9.3.2 計(jì)數(shù)模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.3.3 parameter的使用方法 9.3.4 repeat循環(huán)語句的使用方法 9.3.5 系統(tǒng)函數(shù)$random的使用方法 9.3.6 脈...
上傳時(shí)間： 2013-12-14
上傳用戶：jeffery
資源簡介：基于VERILOG-hdl的硬件電路的實(shí)現(xiàn) 9.4 脈沖頻率的測量與顯示 9.4.1 脈沖頻率的測量原理 9.4.2 頻率計(jì)的工作原理 9.4.3 頻率測量模塊的設(shè)計(jì)與實(shí)現(xiàn) 9.4.4 while循環(huán)語句的使用方法 9.4.5 門控信號(hào)發(fā)生模塊的設(shè)計(jì)與實(shí)現(xiàn) 9...
上傳時(shí)間： 2013-12-01
上傳用戶：frank1234
