vhdl語言寫的數(shù)字下變頻的實(shí)現(xiàn)，整個(gè)工程文件，xlinx ise用的
資源簡(jiǎn)介：vhdl語言寫的數(shù)字下變頻的實(shí)現(xiàn)，整個(gè)工程文件，xlinx ise用的
上傳時(shí)間： 2017-01-01
上傳用戶：cursor
資源簡(jiǎn)介：是基于FPGA的數(shù)字下變頻的設(shè)計(jì)與實(shí)現(xiàn)，挺不錯(cuò)的一片文章
上傳時(shí)間： 2013-12-03
上傳用戶：yuzsu
資源簡(jiǎn)介：本文主要對(duì)數(shù)字下變頻器的FPGA實(shí)現(xiàn)方法進(jìn)行了研究分析，重點(diǎn)完成了其主要模塊的設(shè)計(jì)驗(yàn)證，最后進(jìn)行了初步的系統(tǒng)級(jí)驗(yàn)證。目標(biāo)任務(wù)是利用FPGA實(shí)現(xiàn)一個(gè)單通道專用數(shù)字下變頻芯片，以目前得到廣泛應(yīng)用的、代表單通道DDC器件領(lǐng)先水平的產(chǎn)品——美國(guó)Intersil公司的H...
上傳時(shí)間： 2013-04-24
上傳用戶：sunjet
資源簡(jiǎn)介：verilog語言實(shí)現(xiàn)的數(shù)字下變頻設(shè)計(jì)。 在ALTERA的QUARTUS ii下實(shí)現(xiàn)。實(shí)用，好用。
上傳時(shí)間： 2017-05-07
上傳用戶：三人用菜
資源簡(jiǎn)介：本文設(shè)計(jì)和實(shí)現(xiàn)了基于FPGA的數(shù)字下變頻器DDC，用于寬帶數(shù)字中頻軟件無線電接收機(jī)中。采用自上向下的模塊化設(shè)計(jì)方法，將DDC的功能劃分為基本單元，實(shí)現(xiàn)這些功能模塊并組成模塊庫(kù)。在具體應(yīng)用時(shí)，優(yōu)化配置各個(gè)模塊來滿足具體無線通信系統(tǒng)性能的要求。這樣做比傳...
上傳時(shí)間： 2013-08-05
上傳用戶：lishuoshi1996
資源簡(jiǎn)介：數(shù)字下變頻(DDC：Digital Down Convert)是將中頻信號(hào)數(shù)字下變頻至零中頻且使信號(hào)速率下降至適合通用DSP器件處理速率的技術(shù)。實(shí)現(xiàn)這種功能的數(shù)字下變頻器是軟件無線電的核心部分。采用專用DDC芯片完成數(shù)字下變頻，雖然具...
上傳時(shí)間： 2013-07-11
上傳用戶：6546544
資源簡(jiǎn)介：簡(jiǎn)要介紹了數(shù)字下變頻的設(shè)計(jì)，通過采用xilinx的ise軟件，ipcore的調(diào)用實(shí)現(xiàn)
上傳時(shí)間： 2013-08-05
上傳用戶：zukfu
資源簡(jiǎn)介：軟件無線電數(shù)字下變頻的研究及系統(tǒng)仿真，主要是介紹數(shù)字下變頻的方案。
上傳時(shí)間： 2016-01-12
上傳用戶：ljmwh2000
資源簡(jiǎn)介：介紹了一種基于新型FPGA的高速數(shù)字下變頻的實(shí)現(xiàn)方法 它充分利用數(shù)字下變頻的優(yōu)化算法以及FPGA領(lǐng)域的新技術(shù)去除由于數(shù)據(jù)速率過高而造成的各種瓶頸,極大地減少了計(jì)算量 和FPGA片內(nèi)資源的消耗.
上傳時(shí)間： 2016-01-27
上傳用戶：z754970244
資源簡(jiǎn)介：在接收信號(hào)的數(shù)字化、軟化的實(shí)現(xiàn)中,數(shù)字下變頻起著重要的作用。本文首先介紹了數(shù)字下 變頻的組成結(jié)構(gòu),然后詳細(xì)分析了數(shù)字下變頻的工作原理,描述了在實(shí)現(xiàn)數(shù)字下變頻時(shí),設(shè)計(jì)方案所 采用的高效濾波器———CIC 濾波器和多相抽取濾波器的結(jié)構(gòu)和原理。最后,用通...
上傳時(shí)間： 2013-11-29
上傳用戶：kernaling
資源簡(jiǎn)介：運(yùn)用vhdl語言編程,是數(shù)字邏輯中的電子鐘!各模塊及源代碼都有,適合電信同學(xué)使用!
上傳時(shí)間： 2016-02-29
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資源簡(jiǎn)介：用CIC 和 FIR Filters設(shè)計(jì)的數(shù)字下變頻器，DSP Builder6.1版工程文件
上傳時(shí)間： 2014-01-11
上傳用戶：zhangzhenyu
資源簡(jiǎn)介：采用vhdl語言寫了一個(gè)函數(shù)發(fā)生器的程序。內(nèi)含有各個(gè)模塊，供大家參考，請(qǐng)多批評(píng)！
上傳時(shí)間： 2017-03-04
上傳用戶：dancnc
資源簡(jiǎn)介：數(shù)字下變頻的Verilog程序，測(cè)試可以直接使用，將A/D信號(hào)下變頻為基帶I，Q兩路信號(hào)
上傳時(shí)間： 2014-01-19
上傳用戶：saharawalker
資源簡(jiǎn)介：簡(jiǎn)要介紹了數(shù)字下變頻的設(shè)計(jì)，通過采用xilinx的ise軟件，ipcore的調(diào)用實(shí)現(xiàn)
上傳時(shí)間： 2017-09-18
上傳用戶：朗朗乾坤
資源簡(jiǎn)介：該文檔為基于軟件無線電的數(shù)字下變頻原理和實(shí)現(xiàn)講解文檔，是一份很不錯(cuò)的參考資料，具有較高參考價(jià)值，感興趣的可以下載看看………………
上傳時(shí)間： 2022-04-12
上傳用戶：d1997wayne
資源簡(jiǎn)介：Xilinx公司推出的DSP設(shè)計(jì)開發(fā)工具System Generator是在Matlab環(huán)境中進(jìn)行建模，是DSP高層系統(tǒng)設(shè)計(jì)與Xilinx FPGA之間實(shí)現(xiàn)的“橋梁”。在分析了FPGA傳統(tǒng)級(jí)設(shè)計(jì)方法的基礎(chǔ)上，提出了基于System Generator的系統(tǒng)級(jí)設(shè)計(jì)新方法，并應(yīng)用新方法設(shè)計(jì)驗(yàn)證了一套數(shù)字下變...
上傳時(shí)間： 2013-11-18
上傳用戶：小草123
資源簡(jiǎn)介：基于FPGA芯片Stratix II EP2S60F672C4設(shè)計(jì)了一個(gè)適用于寬帶數(shù)字接收機(jī)的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點(diǎn)，實(shí)現(xiàn)了對(duì)輸入中頻信號(hào)的高效高速處理，同時(shí)可以在較大范圍內(nèi)對(duì)信號(hào)處理帶寬靈活配置。硬件調(diào)...
上傳時(shí)間： 2013-11-03
上傳用戶：23333
資源簡(jiǎn)介：基于FPGA芯片Stratix II EP2S60F672C4設(shè)計(jì)了一個(gè)適用于寬帶數(shù)字接收機(jī)的帶寬可變的數(shù)字下變頻器（VB-DDC）。該VB-DDC結(jié)合傳統(tǒng)數(shù)字下變頻結(jié)構(gòu)與多相濾波結(jié)構(gòu)的優(yōu)點(diǎn)，實(shí)現(xiàn)了對(duì)輸入中頻信號(hào)的高效高速處理，同時(shí)可以在較大范圍內(nèi)對(duì)信號(hào)處理帶寬靈活配置。硬件調(diào)...
上傳時(shí)間： 2013-10-13
上傳用戶：haiya2000
資源簡(jiǎn)介：軟件無線電(SDR，Software Defined Radio)由于具備傳統(tǒng)無線電技術(shù)無可比擬的優(yōu)越性，已成為業(yè)界公認(rèn)的現(xiàn)代無線電通信技術(shù)的發(fā)展方向。理想的軟件無線電系統(tǒng)強(qiáng)調(diào)體系結(jié)構(gòu)的開放性和可編程性，減少靈活性著的硬件電路，把數(shù)字化處理(ADC和DAC)盡可能靠近天線，...
上傳時(shí)間： 2013-06-30
上傳用戶：huannan88
資源簡(jiǎn)介：軟件無線電(SDR，Software Defined Radio)由于具備傳統(tǒng)無線電技術(shù)無可比擬的優(yōu)越性，已成為業(yè)界公認(rèn)的現(xiàn)代無線電通信技術(shù)的發(fā)展方向。理想的軟件無線電系統(tǒng)強(qiáng)調(diào)體系結(jié)構(gòu)的開放性和可編程性，減少靈活性著的硬件電路，把數(shù)字化處理(ADC和DAC)盡可能靠近天線，...
上傳時(shí)間： 2013-06-09
上傳用戶：szchen2006
資源簡(jiǎn)介：本論文首先描述了數(shù)字下變頻基本理論和結(jié)構(gòu),對(duì)完成各級(jí)數(shù)字信號(hào)處理所涉及到的CORDIC、CIC、HB、DA、重采樣等關(guān)鍵算法做了適當(dāng)介紹;然后根據(jù)這些算法提出了基于FPGA實(shí)現(xiàn)的結(jié)構(gòu)并進(jìn)一步給出了性能分析;并且從數(shù)字下變頻的系統(tǒng)層次上考慮了各模塊彼此間的性能制...
上傳時(shí)間： 2013-05-25
上傳用戶：01010101
資源簡(jiǎn)介：基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用vhdl 硬件描述語言設(shè)計(jì),并在EDA(電子設(shè)計(jì)自動(dòng)化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序
上傳時(shí)間： 2013-11-25
上傳用戶：ruan2570406
資源簡(jiǎn)介：基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)11利用vhdl 硬件描述語言設(shè)計(jì),并在EDA(電子設(shè)計(jì)自動(dòng)化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序
上傳時(shí)間： 2013-08-06
上傳用戶：taozhihua1314
資源簡(jiǎn)介：數(shù)字下變頻器的matlab實(shí)現(xiàn)，一定的設(shè)計(jì)指標(biāo)，可以用來知道vhdl程序設(shè)計(jì)
上傳時(shí)間： 2017-01-03
上傳用戶：TF2015
資源簡(jiǎn)介：用vhdl語言寫的程序包含如下功能：1.鍵盤掃描2.控制AD轉(zhuǎn)換3.產(chǎn)生PWM信號(hào)與51系列CPU接口，接在51地址數(shù)據(jù)總線上，單片機(jī)通過訪問地址總線上的數(shù)據(jù)寄存器來控制CPLD
上傳用戶：liuqy
資源簡(jiǎn)介：用vhdl語言寫的VGA核心,是個(gè)很好很齊全的核心,有很多功能.
上傳時(shí)間： 2013-12-27
上傳用戶：zukfu
資源簡(jiǎn)介：使用vhdl語言寫的fpga的應(yīng)用程序，使獻(xiàn)策內(nèi)容為等精度頻率計(jì)
上傳時(shí)間： 2014-01-01
上傳用戶：frank1234
資源簡(jiǎn)介：這是用vhdl語言寫的32位分頻器的程序，可直接運(yùn)行，看結(jié)果，歡迎使用。多指正，交流。
上傳時(shí)間： 2015-05-11
上傳用戶：chenlong
資源簡(jiǎn)介：用vhdl語言寫的時(shí)鐘程序。采用模塊化編程。可在EPM7128芯片上下載。編譯環(huán)境可用Maxplus或Quartus。
上傳時(shí)間： 2015-06-16
上傳用戶：851197153
