CPLD可編程邏輯芯片上實(shí)現(xiàn)信號(hào)發(fā)生器的方法和步驟，系統(tǒng)采用自頂向下的設(shè)計(jì)方法，以硬件描述語(yǔ)言VHDL和原理圖為設(shè)計(jì)輸入，利用模塊化單元構(gòu)建系統(tǒng)。
資源簡(jiǎn)介：CPLD可編程邏輯芯片上實(shí)現(xiàn)信號(hào)發(fā)生器的方法和步驟，系統(tǒng)采用自頂向下的設(shè)計(jì)方法，以硬件描述語(yǔ)言VHDL和原理圖為設(shè)計(jì)輸入，利用模塊化單元構(gòu)建系統(tǒng)。
上傳時(shí)間： 2013-12-13
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資源簡(jiǎn)介：32K點(diǎn)的fftVHDL實(shí)現(xiàn),可直接在可編程邏輯器件上運(yùn)行實(shí)現(xiàn)
上傳時(shí)間： 2015-07-24
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資源簡(jiǎn)介：介紹MT9V011 CMOS數(shù)字圖像傳感器在一個(gè)基于低端ARM7處理器和CPLD(可編程邏輯器件)的嵌入式系統(tǒng)中的應(yīng)用。通過(guò)一片CPLD讀取MT9V011采集的圖像并緩存到存儲(chǔ)器以備后續(xù)的處理。利用PC平臺(tái)驗(yàn)證了圖像采集功能。給出了一個(gè)在低端嵌入式系統(tǒng)中增加圖像采集功能的實(shí)...
上傳時(shí)間： 2016-08-24
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資源簡(jiǎn)介：該程序在DSP2407芯片上實(shí)現(xiàn)液晶顯示的功能，使用SCI通信給時(shí)鐘芯片寫(xiě)入初始數(shù)據(jù)，然后讀出數(shù)據(jù)送液晶顯示器顯示。是一個(gè)C語(yǔ)言工程文件，對(duì)dsp2000編程很有參考意義。
上傳時(shí)間： 2013-12-31
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資源簡(jiǎn)介：一個(gè)在FPGA芯片上實(shí)現(xiàn)UART功能的vhdl源代碼，提供了UART的集成
上傳時(shí)間： 2015-07-05
上傳用戶：杜瑩12345
資源簡(jiǎn)介：該代碼是在一款8051芯片上實(shí)現(xiàn)最基本的ＭＰ３程序， 通過(guò)閱讀該代碼可以完成了解ＭＰ３的實(shí)現(xiàn)過(guò)程．
上傳時(shí)間： 2014-01-01
上傳用戶：R50974
資源簡(jiǎn)介：基于Log_MAP 算法, 提出了一種TURBO 碼DSP 實(shí)現(xiàn)方案。利用內(nèi)聯(lián)函數(shù)、循環(huán)展開(kāi), 軟件流水線技術(shù)對(duì)算法進(jìn)行了優(yōu) 化, 在TMS320C6416 芯片上實(shí)現(xiàn)了36Mbps 的編碼速率及1.6Mbps 譯碼速率(5 次迭代)。該方案可以靈活設(shè)置碼率、幀長(zhǎng)、迭 代次數(shù)等關(guān)鍵參數(shù), 適用于...
上傳時(shí)間： 2014-11-30
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資源簡(jiǎn)介：可編程邏輯器件 pld/fpga,vhdl/verilog的相關(guān)學(xué)習(xí)資料，設(shè)計(jì)技巧
上傳時(shí)間： 2014-01-03
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資源簡(jiǎn)介：十字路口交通信號(hào)燈PLC控制系統(tǒng),本文設(shè)計(jì)了基于PLC控制的交通信號(hào)燈控制系統(tǒng)。該系統(tǒng)選用的可編程邏輯控制器是德國(guó)西門(mén)子公司的S7-200，具有一定的智能性，即可以根據(jù)路面車(chē)流量大小對(duì)十字路口的交通信號(hào)燈按高峰期、正常期和晚間幾個(gè)時(shí)段進(jìn)行分時(shí)控制。
上傳時(shí)間： 2013-12-08
上傳用戶：lxm
資源簡(jiǎn)介：差分方程法實(shí)現(xiàn)信號(hào)產(chǎn)生的特點(diǎn)和原理，采用正弦振蕩器的方法，利用同步串行口和低速DAC芯片（AIC10）產(chǎn)生正弦波信號(hào)。
上傳時(shí)間： 2014-11-13
上傳用戶：gaojiao1999
資源簡(jiǎn)介：本文介紹了在IP網(wǎng)絡(luò)上實(shí)現(xiàn)IPx通信的方法方案，是網(wǎng)絡(luò)編程較好的資料
上傳時(shí)間： 2014-01-08
上傳用戶：star_in_rain
資源簡(jiǎn)介：用labview實(shí)現(xiàn)信號(hào)發(fā)生器的作用，簡(jiǎn)單實(shí)用
上傳時(shí)間： 2013-12-25
上傳用戶：hj_18
資源簡(jiǎn)介：在單片機(jī)上實(shí)現(xiàn)OBD協(xié)議的調(diào)制和解調(diào),應(yīng)用于車(chē)載OBD檢測(cè)設(shè)備.
上傳時(shí)間： 2014-01-15
上傳用戶：lixinxiang
資源簡(jiǎn)介：闡述了基于TM S320VC5402DSP 實(shí)現(xiàn)信號(hào)發(fā)生器的設(shè)計(jì)原理和實(shí)現(xiàn)方法, 詳細(xì)介紹了所設(shè)計(jì)的信號(hào)發(fā)生器的 硬件電路結(jié)構(gòu)和程序設(shè)計(jì)流程圖。
上傳時(shí)間： 2014-01-17
上傳用戶：luopoguixiong
資源簡(jiǎn)介：labwindows/CVI的虛擬儀器設(shè)計(jì)(電子版) 本書(shū)詳細(xì)地介紹了應(yīng)用當(dāng)前信號(hào)分析與處理新技術(shù)來(lái)設(shè)計(jì)不同測(cè)量功能的虛擬儀器的工作原理和方法。內(nèi)容包括虛擬儀器設(shè)計(jì)的方法和步驟，I/O接口設(shè)備的軟件驅(qū)動(dòng)，LabWindows/CVI與MATLAB語(yǔ)言的接口，以及基于自相關(guān)偽隨機(jī)...
上傳時(shí)間： 2014-12-20
上傳用戶：15071087253
資源簡(jiǎn)介：現(xiàn)場(chǎng)可編程邏輯門(mén)陣列(FPGA)具有開(kāi)發(fā)周期短、成本小、風(fēng)險(xiǎn)低和現(xiàn)場(chǎng)可靈活配置等優(yōu)點(diǎn),可以在更短的時(shí)間實(shí)現(xiàn)更復(fù)雜的功能,使得基于FPGA的開(kāi)發(fā)平臺(tái)的研究成為工業(yè)界和學(xué)術(shù)界日益關(guān)注的問(wèn)題.基于FPGA的高集成度、高可靠性,可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中,實(shí)現(xiàn)...
上傳時(shí)間： 2013-04-24
上傳用戶：龍飛艇
資源簡(jiǎn)介：本文介紹了一種基于EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)的多功能信號(hào)發(fā)生器，它采用CPLD（復(fù)雜可編程邏輯器件）與單片機(jī)結(jié)合的方法，可以產(chǎn)生遞增鋸齒波、遞減鋸齒波、三角波、階梯波、方波、正弦波共6種波形。
上傳時(shí)間： 2013-10-13
上傳用戶：金宜
資源簡(jiǎn)介：利用超高速硬件描述語(yǔ)言(VHDL)在現(xiàn)場(chǎng)可編程邏輯門(mén)陣列(FPGA)上編程實(shí)現(xiàn)的純數(shù)字式等精度頻率計(jì)，不但具有較高的測(cè)量精度，而且其測(cè)量精度不會(huì)隨著被測(cè)信號(hào)頻率的降低而下降。為了實(shí)現(xiàn)對(duì)任意信號(hào)進(jìn)行頻率測(cè)量，在前端輸入加整形電路即可。
上傳時(shí)間： 2013-12-06
上傳用戶：it男一枚
資源簡(jiǎn)介：以單片機(jī)為控制核心 ,用可編程邏輯控制芯片 CPLD ,產(chǎn)生雙32位的計(jì)數(shù)器和相位差檢測(cè)器 ,進(jìn)行等精度的 頻率、相位差測(cè)量. 計(jì)數(shù)器的計(jì)數(shù)時(shí)間寬度和顯示方式由鍵盤(pán)設(shè)定. 單片機(jī)讀入計(jì)數(shù)值 ,進(jìn)行浮點(diǎn)運(yùn)算 ,測(cè)量結(jié) 果顯示于液晶屏上
上傳時(shí)間： 2014-01-07
上傳用戶：whenfly
資源簡(jiǎn)介：簡(jiǎn)易數(shù)字頻率計(jì)利用復(fù)雜可編程邏輯器件FPGA,VHDL編程將所有功能模塊集成在一塊芯片上。功能模塊包括時(shí)基脈沖發(fā)生器、計(jì)數(shù)器、數(shù)據(jù)鎖存器和顯示電路4部分。設(shè)計(jì)時(shí)先分別設(shè)計(jì)各功能模塊，并調(diào)試得到正確仿真結(jié)果，然后將各個(gè)功能模塊組合起來(lái)。最后作整體仿真、...
上傳時(shí)間： 2016-03-20
上傳用戶：qq521
資源簡(jiǎn)介：以?xún)善蒚I 公司生產(chǎn)的數(shù)字信號(hào)處理器TMS320C6203B 為核心,用可編程邏輯陣列CPLD 進(jìn)行邏輯控 制,采用現(xiàn)場(chǎng)可編程門(mén)陣列FPGA 作圖像的預(yù)處理和進(jìn)行雙數(shù)字信號(hào)處理器(DSP) 之間的通訊,實(shí)現(xiàn)了實(shí)時(shí)相關(guān)的圖像 處理。此系統(tǒng)實(shí)時(shí)性好,可直接利用數(shù)字圖像的灰度特征...
上傳時(shí)間： 2016-05-11
上傳用戶：kytqcool
資源簡(jiǎn)介：LCD 因其輕薄短小,低功耗,無(wú)輻射,平面 直角顯示,以及影像穩(wěn)定等特點(diǎn),當(dāng)今應(yīng)用非常 廣泛。CPLD(復(fù)雜可編程邏輯器件) 是一種具有 豐富可編程功能引腳的可編程邏輯器件,不僅可 實(shí)現(xiàn)常規(guī)的邏輯器件功能,還可以實(shí)現(xiàn)復(fù)雜而獨(dú) 特的時(shí)序邏輯功能。并且具有ISP (...
上傳時(shí)間： 2016-09-25
上傳用戶：lanhuaying
資源簡(jiǎn)介：基于CPLD／FPGA的可編程邏輯器件，借助單片機(jī)AT89C51；利用標(biāo)準(zhǔn)頻率50～100MHz的周期信號(hào)實(shí)現(xiàn)系統(tǒng)計(jì)數(shù)的等精度測(cè)量技術(shù)。同時(shí)采用閘門(mén)測(cè)量技術(shù)完成脈寬,占空比的測(cè)量。
上傳時(shí)間： 2013-08-09
上傳用戶：yd19890720
資源簡(jiǎn)介：LCD 因其輕薄短小,低功耗,無(wú)輻射,平面直角顯示,以及影像穩(wěn)定等特點(diǎn),當(dāng)今應(yīng)用非常廣泛。CPLD(復(fù)雜可編程邏輯器件) 是一種具有豐富可編程功能引腳的可編程邏輯器件,不僅可實(shí)現(xiàn)常規(guī)的邏輯器件功能,還可以實(shí)現(xiàn)復(fù)雜而獨(dú)特的時(shí)序邏輯功能。并且具有ISP (在線可編\\r...
上傳時(shí)間： 2013-08-16
上傳用戶：zhliu007
資源簡(jiǎn)介：CVSD語(yǔ)音壓縮的算法和程序流程.量階δ能夠自動(dòng)地隨輸入信號(hào)平均斜率的大小而連續(xù)變化,譯碼輸出信號(hào)實(shí)現(xiàn)了對(duì)輸入信號(hào)的理想逼近,最后在可編程邏輯器件(FPGA)中實(shí)現(xiàn)了CVSD調(diào)制功能。
上傳時(shí)間： 2015-03-12
上傳用戶：libenshu01
資源簡(jiǎn)介：用復(fù)雜可編程邏輯器件(CPLD)實(shí)現(xiàn)的數(shù)字鐘控系統(tǒng)
上傳時(shí)間： 2015-06-02
上傳用戶：xymbian
資源簡(jiǎn)介：]本文介紹了如何利用CPLD(復(fù)雜可編程邏輯器件)與單片機(jī)的結(jié)合實(shí)現(xiàn)并行I／ O(輸入／輸出)接口的擴(kuò)展。該設(shè)計(jì)與用8255做并行I／O接口相比，與單片機(jī)軟件完全兼容， 同時(shí)擁有速度快，功耗低，價(jià)格便宜，使用靈活等特點(diǎn)
上傳時(shí)間： 2016-11-07
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資源簡(jiǎn)介：基于CPLD／FPGA的可編程邏輯器件，借助單片機(jī)AT89C51；利用標(biāo)準(zhǔn)頻率50～100MHz的周期信號(hào)實(shí)現(xiàn)系統(tǒng)計(jì)數(shù)的等精度測(cè)量技術(shù)。同時(shí)采用閘門(mén)測(cè)量技術(shù)完成脈寬,占空比的測(cè)量。
上傳時(shí)間： 2013-12-26
上傳用戶：JIUSHICHEN
資源簡(jiǎn)介：FPGACPLD結(jié)構(gòu)分析 pga的EDA設(shè)計(jì)方法 fpga中的微程序設(shè)計(jì) 復(fù)雜可編程邏輯器件CPLD專(zhuān)題講座(Ⅴ)──CPLD的應(yīng)用和實(shí)現(xiàn)數(shù)字邏 一種使用fpga設(shè)計(jì)的DRAM控制器 用CPLD器件實(shí)現(xiàn)24位同步計(jì)數(shù)器的設(shè)計(jì)
上傳時(shí)間： 2017-07-20
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資源簡(jiǎn)介：本文介紹了樂(lè)曲演奏電路的設(shè)計(jì)與實(shí)現(xiàn)中涉及的CPLD／FPGA可編程邏輯控件,開(kāi)發(fā)環(huán)境MAX+PLUSⅡ,硬件描述語(yǔ)言HDL以及介紹了在MAX+PLUSⅡ的EDA 軟件平臺(tái)上, 一種基于FPGA 的樂(lè)曲發(fā)生器的設(shè)計(jì)方法, 并給出了設(shè)計(jì)的頂層電路圖和底層模塊的VHDL（或AHDL）源程序。該設(shè)...
上傳時(shí)間： 2014-02-01
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