相 關(guān) 資 源

• 用VHDL結(jié)構(gòu)描述設(shè)計(jì)一全減器免費(fèi)下載

  資源簡(jiǎn)介：用VHDL結(jié)構(gòu)描述設(shè)計(jì)一全減器，全減器可由兩個(gè)半減器和一個(gè)或門組成。

  標(biāo)簽： VHDL 減

  上傳時(shí)間： 2013-12-22

  上傳用戶：思琦琦

• 用VHDL編寫的8位全加器,數(shù)字分頻器等程序免費(fèi)下載

  資源簡(jiǎn)介：用VHDL編寫的8位全加器,數(shù)字分頻器等程序

  標(biāo)簽： VHDL 8位 編寫 全加器

  上傳時(shí)間： 2013-12-16

  上傳用戶：ztj182002

• 用VHDL語句描述4位等值比較器免費(fèi)下載

  資源簡(jiǎn)介：用VHDL語句描述4位等值比較器，4選1多路選擇器，8位奇偶校驗(yàn)電路功能

  標(biāo)簽： VHDL 比較器

  上傳時(shí)間： 2014-01-15

  上傳用戶：FreeSky

• 一種用VHDL語言描述的加減算法的源代碼編程免費(fèi)下載

  資源簡(jiǎn)介：一種用VHDL語言描述的加減算法的源代碼編程

  標(biāo)簽： VHDL 語言 減 算法

  上傳時(shí)間： 2013-12-27

  上傳用戶：heart520beat

• 一位全減器的ＶＨＤＬ的設(shè)計(jì)報(bào)告免費(fèi)下載

  資源簡(jiǎn)介：一位全減器的ＶＨＤＬ的設(shè)計(jì)報(bào)告，里面包含完整的程序

  標(biāo)簽： 減 報(bào)告

  上傳時(shí)間： 2015-07-23

  上傳用戶：黃華強(qiáng)

• 該程序用VHDL硬件描述語言編寫而成,已調(diào)試通過,程序運(yùn)行后可實(shí)現(xiàn)三分頻,這樣就用軟件設(shè)計(jì)代替了硬件設(shè)計(jì),方便,穩(wěn)定,不需要硬件調(diào)試!免費(fèi)下載

  資源簡(jiǎn)介：該程序用VHDL硬件描述語言編寫而成,已調(diào)試通過,程序運(yùn)行后可實(shí)現(xiàn)三分頻,這樣就用軟件設(shè)計(jì)代替了硬件設(shè)計(jì),方便,穩(wěn)定,不需要硬件調(diào)試!

  標(biāo)簽： VHDL 程序 硬件描述語言 三分頻

  上傳時(shí)間： 2013-12-24

  上傳用戶：huyiming139

• 用VHDL 語言描述頻率計(jì)的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用VHDL 語言描述頻率計(jì)的設(shè)計(jì)，其開發(fā)均在FPGA中

  標(biāo)簽： VHDL 語言 頻率計(jì)

  上傳時(shí)間： 2013-12-24

  上傳用戶：change0329

• 用VHDL語言描述十六路彩燈的設(shè)計(jì)其開發(fā)均在FPGA中免費(fèi)下載

  資源簡(jiǎn)介：用VHDL語言描述十六路彩燈的設(shè)計(jì)其開發(fā)均在FPGA中

  標(biāo)簽： VHDL FPGA 語言 彩燈

  上傳時(shí)間： 2014-01-10

  上傳用戶：日光微瀾

• 用VHDL硬件描述語言免費(fèi)下載

  資源簡(jiǎn)介：用VHDL硬件描述語言，采用一種軟件硬化的設(shè)計(jì)思路設(shè)計(jì)了控制器。將控制器劃分成八個(gè)模塊

  標(biāo)簽： VHDL 硬件描述語言

  上傳時(shí)間： 2016-04-25

  上傳用戶：jennyzai

• 用1位半減器構(gòu)成一位全減器免費(fèi)下載

  資源簡(jiǎn)介：用1位半減器構(gòu)成一位全減器，之后再構(gòu)成8位全減器。有三個(gè)組件：h_suber，一位半減器，f_suber，一位全減器，f_suber8，8位全減器。

  標(biāo)簽： 半減器 減

  上傳時(shí)間： 2016-06-30

  上傳用戶：mpquest

• 用VHDL硬件描述語言完成秒表的設(shè)計(jì)免費(fèi)下載

  資源簡(jiǎn)介：用VHDL硬件描述語言完成秒表的設(shè)計(jì)，分6個(gè)模塊

  標(biāo)簽： VHDL 硬件描述語言

  上傳時(shí)間： 2016-08-24

  上傳用戶：大三三

• 本文十一個(gè)用VHDL頻率計(jì)設(shè)計(jì)的方案描述免費(fèi)下載

  資源簡(jiǎn)介：本文十一個(gè)用VHDL頻率計(jì)設(shè)計(jì)的方案描述，該設(shè)計(jì)闡明了設(shè)計(jì)的思路，步驟以及設(shè)計(jì)的最終代碼，設(shè)計(jì)方案十分詳細(xì)，是您學(xué)習(xí)的必備輔助！

  標(biāo)簽： VHDL 頻率計(jì)設(shè) 方案

  上傳時(shí)間： 2016-11-25

  上傳用戶：我干你啊

• 一種用VHDL語言描述的浮點(diǎn)前規(guī)格化的源代碼編程免費(fèi)下載

  資源簡(jiǎn)介：一種用VHDL語言描述的浮點(diǎn)前規(guī)格化的源代碼編程

  標(biāo)簽： VHDL 語言 浮點(diǎn) 規(guī)格

  上傳時(shí)間： 2013-12-28

  上傳用戶：lijianyu172

• 一種用VHDL語言描述的浮點(diǎn)乘前規(guī)格化的源代碼編程免費(fèi)下載

  資源簡(jiǎn)介：一種用VHDL語言描述的浮點(diǎn)乘前規(guī)格化的源代碼編程

  標(biāo)簽： VHDL 語言 浮點(diǎn) 規(guī)格

  上傳時(shí)間： 2014-01-20

  上傳用戶：jennyzai

• 一種用VHDL語言描述的浮點(diǎn)除前規(guī)格化的源代碼編程免費(fèi)下載

  資源簡(jiǎn)介：一種用VHDL語言描述的浮點(diǎn)除前規(guī)格化的源代碼編程

  標(biāo)簽： VHDL 語言 浮點(diǎn) 規(guī)格

  上傳時(shí)間： 2014-01-16

  上傳用戶：cmc_68289287

• 一種用VHDL語言描述的浮點(diǎn)平方根前規(guī)格化的源代碼編程免費(fèi)下載

  資源簡(jiǎn)介：一種用VHDL語言描述的浮點(diǎn)平方根前規(guī)格化的源代碼編程

  標(biāo)簽： VHDL 語言 浮點(diǎn) 平方根

  上傳時(shí)間： 2014-01-22

  上傳用戶：hzy5825468

• 此程序是用VHDL硬件描述語言編寫的,實(shí)現(xiàn)四位全加器的功能免費(fèi)下載

  資源簡(jiǎn)介：此程序是用VHDL硬件描述語言編寫的,實(shí)現(xiàn)四位全加器的功能

  標(biāo)簽： VHDL 程序 硬件描述語言 全加器

  上傳時(shí)間： 2017-01-07

  上傳用戶：天誠(chéng)24

• VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu) VHDL的語言要素 用VHDL實(shí)現(xiàn)電路設(shè)計(jì)的方法 VHDL設(shè)計(jì)流程免費(fèi)下載

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  標(biāo)簽： VHDL 實(shí)體 基本結(jié)構(gòu) 語言

  上傳時(shí)間： 2014-01-06

  上傳用戶：dongbaobao

• 數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述免費(fèi)下載

  資源簡(jiǎn)介：數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個(gè)模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。\r\n

  標(biāo)簽： VHDL 寄存器 數(shù)控振蕩器 加法器

  上傳時(shí)間： 2013-09-04

  上傳用戶：a471778

• 用VHDL硬件描述語言實(shí)現(xiàn)的對(duì)FPGA（Cyclone II）的配置的VHDL源代碼。免費(fèi)下載

  資源簡(jiǎn)介：用VHDL硬件描述語言實(shí)現(xiàn)的對(duì)FPGA（Cyclone II）的配置的VHDL源代碼。

  標(biāo)簽： VHDL Cyclone FPGA 硬件描述語言

  上傳時(shí)間： 2015-04-02

  上傳用戶：nanxia

• 程序用VHDL實(shí)現(xiàn)： 利用一秒定時(shí)測(cè)量頻率 并且顯示免費(fèi)下載

  資源簡(jiǎn)介：程序用VHDL實(shí)現(xiàn)： 利用一秒定時(shí)測(cè)量頻率 并且顯示，范圍0~

  標(biāo)簽： VHDL 程序 定時(shí) 測(cè)量

  上傳時(shí)間： 2015-04-06

  上傳用戶：sxdtlqqjl

• 數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述免費(fèi)下載

  資源簡(jiǎn)介：數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個(gè)模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。

  標(biāo)簽： VHDL 寄存器 數(shù)控振蕩器 加法器

  上傳時(shí)間： 2014-08-31

  上傳用戶：yan2267246

• 用VHDL硬件描述語言開發(fā)的miniUART接口IP Core,用戶可以將其嵌入到自己的FPGA模塊中。免費(fèi)下載

  資源簡(jiǎn)介：用VHDL硬件描述語言開發(fā)的miniUART接口IP Core,用戶可以將其嵌入到自己的FPGA模塊中。

  標(biāo)簽： miniUART VHDL Core FPGA

  上傳時(shí)間： 2015-07-22

  上傳用戶：稀世之寶039

• 用VHDL硬件描述語言編寫的FIR數(shù)字濾波器免費(fèi)下載

  資源簡(jiǎn)介：用VHDL硬件描述語言編寫的FIR數(shù)字濾波器

  標(biāo)簽： VHDL FIR 硬件描述語言 數(shù)字濾波器

  上傳時(shí)間： 2014-01-22

  上傳用戶：cuibaigao

• SDI接口的源程序,包括擾碼編碼,并串轉(zhuǎn)換,用VHDL硬件描述語言編寫免費(fèi)下載

  資源簡(jiǎn)介：SDI接口的源程序,包括擾碼編碼,并串轉(zhuǎn)換,用VHDL硬件描述語言編寫

  標(biāo)簽： VHDL SDI 接口 源程序

  上傳時(shí)間： 2014-08-24

  上傳用戶：gtzj

• 用VHDL硬件語言設(shè)計(jì)的16位cpu免費(fèi)下載

  資源簡(jiǎn)介：用VHDL硬件語言設(shè)計(jì)的16位cpu，上傳的壓縮包既包含源代碼又包含詳細(xì)的文檔說明。

  標(biāo)簽： VHDL cpu 硬件語言設(shè)計(jì)

  上傳時(shí)間： 2015-10-27

  上傳用戶：refent

• 用VHDL 語言描述度7段LED數(shù)碼顯示管免費(fèi)下載

  資源簡(jiǎn)介：用VHDL 語言描述度7段LED數(shù)碼顯示管，其開發(fā)均在FPGA中

  標(biāo)簽： VHDL LED 語言 數(shù)碼

  上傳時(shí)間： 2015-11-11

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• 用VHDL 語言描述度三線八線譯碼器免費(fèi)下載

  資源簡(jiǎn)介：用VHDL 語言描述度三線八線譯碼器，其開發(fā)均在FPGA中

  標(biāo)簽： VHDL 語言 譯碼器

  上傳時(shí)間： 2013-12-20

  上傳用戶：love1314

• 用VHDL 語言描述度八層電梯免費(fèi)下載

  資源簡(jiǎn)介：用VHDL 語言描述度八層電梯，其開發(fā)均在FPGA中

  標(biāo)簽： VHDL 語言 電梯

  上傳時(shí)間： 2013-12-17

  上傳用戶：ljt101007

• 基本數(shù)學(xué)運(yùn)算庫(kù) 包括各種用VHDL語言描述的基本數(shù)學(xué)運(yùn)算單元免費(fèi)下載

  資源簡(jiǎn)介：基本數(shù)學(xué)運(yùn)算庫(kù) 包括各種用VHDL語言描述的基本數(shù)學(xué)運(yùn)算單元，瑞典聯(lián)邦技術(shù)研究院（ETH）提供

  標(biāo)簽： VHDL 運(yùn)算 語言

  上傳時(shí)間： 2013-12-24

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