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用VHDL結(jié)構(gòu)描述設(shè)計(jì)一全減器

  • 資源大小：2 K
  • 上傳時(shí)間： 2013-12-22
  • 上傳用戶：Rebecca_SYF
  • 資源積分：2 下載積分
  • 標(biāo)      簽： VHDL 減

資 源 簡 介

用VHDL結(jié)構(gòu)描述設(shè)計(jì)一全減器，全減器可由兩個(gè)半減器和一個(gè)或門組成。

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