數字鎖相環數學模型,對有研究信號調制的數學建模.
資源簡介：數字鎖相環數學模型,對有研究信號調制的數學建模.
上傳時間： 2013-12-25
上傳用戶：zhaiye
資源簡介：一個實現簡單的數字鎖相環Verilog代碼，本人借鑒網上現有的代碼后經修改在Cyclone II上調通實現，里面有ModelSim仿真成功的波形圖
上傳時間： 2014-01-22
上傳用戶：003030
資源簡介：很好的全數字鎖相環源程序，大家有需要的可以看看
上傳時間： 2022-07-22
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資源簡介：數字鎖相環DPLL實例程序，幫助理解PLL的結構和詳細原理
上傳時間： 2014-08-14
上傳用戶：saharawalker
資源簡介：基于鎖相環Top-down的建模方法在MATLAB環境下建立數字鎖相環完整的仿真模型，并用SIMULINK對數字鎖相環的仿真模型進行仿真。
上傳時間： 2014-01-15
上傳用戶：大三三
資源簡介：比較好的技術文章《基于VHDL的全數字鎖相環的設計》有關鍵部分的源代碼。
上傳時間： 2013-12-24
上傳用戶：362279997
資源簡介：技術文章《自采樣比例積分控制全數字鎖相環的性能分析和實現》有一定參考價值
上傳時間： 2015-08-21
上傳用戶：silenthink
資源簡介：基于VHDL的全數字鎖相環的設計 有關鍵部分的源代碼 hehe !
上傳時間： 2015-12-18
上傳用戶：hgy9473
資源簡介：數字鑒相器,數字鎖相環頻率合成系統FPGA的實現,很有借鑒價值
上傳時間： 2017-01-08
上傳用戶：cursor
資源簡介：基于FPGA的全數字鎖相環設計,內有設計過程和設計思想
上傳時間： 2017-02-11
上傳用戶：evil
資源簡介：隨著現代集成電路技術的發展，鎖相環已經成為集成電路設計中非常重要的一個部分，所以對鎖相環的研究具有積極的現實意義。然而傳統的鎖相環大多是數模混合電路，在工藝上與系統芯片中的數字電路存在兼容問題。因此設計一...
上傳時間： 2013-06-09
上傳用戶：mosliu
資源簡介：基于FPGA的全數字鎖相環設計,內有設計過程和設計思想
上傳時間： 2013-08-13
上傳用戶：fqscfqj
資源簡介：數字鎖相環實現源碼，有很大的參考價值。 由 鑒相器 模K加減計數器 脈沖加減電路 同步建立偵察電路 模N分頻器 構成.
上傳時間： 2014-01-04
上傳用戶：zq70996813
資源簡介：本文在說明全數字鎖相環的基礎上，提出了一種利用FPGA設計一階全數字鎖相環的方法，并 給出了關鍵部件的RTL可綜合代碼，并結合本設計的一些仿真波形詳細描述了數字鎖相環的工作過程，最后對一些有關的問題進行了討論。
上傳時間： 2014-01-10
上傳用戶：asddsd
資源簡介：在總結前人提出的一些鎖相環仿真模型的基礎上，用Matlab語言構建了一種新的適用于全數字仿真模型。
上傳時間： 2016-06-13
上傳用戶：tuilp1a
資源簡介：介紹了數字鎖相環的3種設計方法，并對各自的工作原理做了詳細分析。
上傳時間： 2014-01-20
上傳用戶：二驅蚊器
資源簡介：本人寫的數字鎖相環，有模擬數據，學習鎖相環很好的材料。參考書“數字鎖相環路原理與應用”編寫。
上傳時間： 2014-01-18
上傳用戶：xsnjzljj
資源簡介：使用VHDL語言進行的數字鎖相環的設計，里面有相關的文件，可以使用MUX+PLUS打開
上傳時間： 2014-06-29
上傳用戶：lanhuaying
資源簡介：關于數字鎖相環方面的代碼,覺得還可以，或許對大家有用
上傳時間： 2017-03-07
上傳用戶：lz4v4
資源簡介：數字鎖相環設計，深入了解鎖相環設計，對于想要了解鎖相環內部機理的朋友是很有幫助的
上傳時間： 2017-04-08
上傳用戶：784533221
資源簡介：用一片CPLD實現數字鎖相環,用VHDL或V語言
上傳時間： 2013-05-27
上傳用戶：hewenzhi
資源簡介：基于FPGA實現的一種新型數字鎖相環
上傳時間： 2013-08-07
上傳用戶：2467478207
資源簡介：基于FPGA設計數字鎖相環，提出了一種由微分超前/滯后型檢相器構成數字鎖相環的Verilog-HDL建模方案
上傳時間： 2013-08-19
上傳用戶：Huge_Brother
資源簡介：關于數字鎖相環的一點東西,可以下來看看\r\n
上傳時間： 2013-08-26
上傳用戶：7891
資源簡介：PLL是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致, 時鐘上升沿鎖定在數據的上升和下降沿上；頂層文件是PLL.GDF
上傳時間： 2014-06-09
上傳用戶：daguda
資源簡介：用VHDL寫的數字鎖相環程序 pll.vhd為源文件 pllTB.vhd為testbench
上傳時間： 2014-01-20
上傳用戶：zwei41
資源簡介：PLL是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), 數字鎖相技術在通信領域應用非常廣泛，本例用VHDL描述了一個鎖相環作為參考，源碼已經調試過。編譯器synplicty.Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致,...
上傳時間： 2013-12-31
上傳用戶：hphh
資源簡介：數字鎖相環DPLL源程序，用cpld編寫，展開后文件比較多，大家請耐心使用。謝謝，多多支持
上傳時間： 2013-12-20
上傳用戶：zl5712176
資源簡介：用verilog語言編寫的全數字鎖相環的源代碼,基于fpga平臺
上傳時間： 2015-06-13
上傳用戶：wanqunsheng
資源簡介：數字鎖相環程序，適合于FM、AM開發 數字鎖相環程序，適合于FM、AM開發
上傳時間： 2015-06-20
上傳用戶：363186
