本設(shè)計是用32位的并行全加器的,可以實現(xiàn)浮點運算!
資源簡介:本設(shè)計是用32位的并行全加器的,可以實現(xiàn)浮點運算!
上傳時間: 2014-01-22
上傳用戶:WMC_geophy
資源簡介:本設(shè)計是關(guān)于方波發(fā)生器和音調(diào)識別器的設(shè)計,以NE567音調(diào)解碼器為基礎(chǔ)器件,配上其它適當?shù)牧悴考谠囼炏渖线M行電路的設(shè)計連接。本文詳細介紹了LM567的內(nèi)部結(jié)構(gòu)、工作原理、性能指標和選擇參數(shù)以及用其所設(shè)計的頻率調(diào)制器(方波發(fā)生器)和音頻信號識別器(...
上傳時間: 2014-01-12
上傳用戶:ardager
資源簡介:8*8乘法器及其測試:采用booth編碼的乘法器:1. ultipler_quick_add_4 即4位的并行全加器,在這里主要起了兩個作用:第一個是在求部分積單元時,當編碼為3x時用來輸出部分積;另外一個是在將部分積加起來時,求3到6位時所用到。 2. ultiplier_quick_add_5...
上傳時間: 2016-07-12
上傳用戶:zhaiye
資源簡介:本程序是在一位全加器的基礎(chǔ)上設(shè)計一個16位的加法器,用Verilog HDL語言描述.
上傳時間: 2013-12-03
上傳用戶:moerwang
資源簡介:用匯編語言實現(xiàn)四則運算,其中數(shù)值的范圍是用32位長字節(jié)表示的范圍
上傳時間: 2013-12-19
上傳用戶:561596
資源簡介:本設(shè)計是用8255實現(xiàn)模擬交通燈的工作 同時以4*4點陣鍵盤控制其狀態(tài)
上傳時間: 2014-01-24
上傳用戶:aig85
資源簡介:本設(shè)計是設(shè)計了一個4位全加器的內(nèi)容,是由4個一位全加器串聯(lián)而成的
上傳時間: 2017-08-15
上傳用戶:水口鴻勝電器
資源簡介:用VHDL設(shè)計一個4位二進制并行半加器,要求將被加數(shù)、加數(shù)和加法運算和用動態(tài)掃描的方式共陰數(shù)碼管一同時顯示出
上傳時間: 2014-11-24
上傳用戶:haohaoxuexi
資源簡介:本設(shè)計是一個八位被除數(shù)除以四位除數(shù),得到不超過四位的商的整數(shù)除法器。被除數(shù)、除數(shù)、商和余數(shù)都是無符號整數(shù)。
上傳時間: 2017-02-03
上傳用戶:baiom
資源簡介:這是用AVR8位單片機控制語言芯片發(fā)音的一個指南,有參考價值
上傳時間: 2015-04-05
上傳用戶:xauthu
資源簡介:本程序是用Visual Basic來建立數(shù)據(jù)庫管理系統(tǒng)的經(jīng)典例程。
上傳時間: 2013-12-20
上傳用戶:frank1234
資源簡介:本代碼是用C#結(jié)合正則表達式處理字符串的源碼,針對網(wǎng)頁特殊html的源代碼的替換,過濾,查找等強大功能.
上傳時間: 2016-08-26
上傳用戶:aig85
資源簡介:此程序是用VHDL硬件描述語言編寫的,實現(xiàn)四位全加器的功能
上傳時間: 2017-01-07
上傳用戶:天誠24
資源簡介:本程序是用matlable求任意一個二維矩陣的邊界矩陣,與C和C++不同,這里不只用循環(huán),比C和C++要方便快的多。
上傳時間: 2017-02-19
上傳用戶:三人用菜
資源簡介:本程序是用來計算消除趨勢波動分析方法的C程序
上傳時間: 2013-12-21
上傳用戶:lizhizheng88
資源簡介:全加器的詳細設(shè)計思路和用VHDL語言編寫的詳細源代碼
上傳時間: 2014-01-12
上傳用戶:zhaiyanzhong
資源簡介:本文件包是在MAX+plus II 軟件環(huán)境下實現(xiàn)全加器的邏輯功能
上傳時間: 2016-01-09
上傳用戶:jing911003
資源簡介:這是一個利用MAX PULL 制作的VHDL的四位全加器的程序 如果有需要仿真圖的 請叫站長聯(lián)系我
上傳時間: 2014-05-31
上傳用戶:lht618
資源簡介:本程序是基于MFRC500射頻卡讀寫器的單片機控制程序,所用單片機為AT89C52.
上傳時間: 2016-10-17
上傳用戶:wqxstar
資源簡介:基于eda中vhdl語言的一位全加器的設(shè)計,詳細的設(shè)計過程和實驗現(xiàn)象,相互學習
上傳時間: 2014-01-15
上傳用戶:baiom
資源簡介:1位全加器的vhdl設(shè)計 通過兩個半加起實現(xiàn)
上傳時間: 2017-01-12
上傳用戶:徐孺
資源簡介:用VHDL寫的一個8位全加器的實驗程序,供新手參考
上傳時間: 2017-03-03
上傳用戶:lx9076
資源簡介:三位全加器的源代碼,和測試代碼,用Verilog HDL實現(xiàn)的!
上傳時間: 2013-12-22
上傳用戶:erkuizhang
資源簡介:用VHDL語言在CPLD/FPGA上實現(xiàn)浮點運算的方法
上傳時間: 2013-09-05
上傳用戶:life840315
資源簡介:用VHDL語言在CPLD/FPGA上實現(xiàn)浮點運算的方法
上傳時間: 2015-04-27
上傳用戶:fandeshun
資源簡介:2級流水線實現(xiàn)的8位全加器的VHDL代碼,適用于altera系列的FPGA/CPLD
上傳時間: 2014-06-15
上傳用戶:zhanditian
資源簡介:一篇關(guān)于DSP芯片的定點運算的文章 對用定點dsp實現(xiàn)浮點運算大有幫助
上傳時間: 2014-01-14
上傳用戶:gaome
資源簡介:這是一個利用MAX PULL 制作的VHDL的全加器的程序 如果有需要仿真圖的 請叫站長聯(lián)系我
上傳時間: 2016-07-30
上傳用戶:asdkin
資源簡介:用C++實現(xiàn)的利用整型數(shù)實現(xiàn)浮點運算的系列方法重載.
上傳時間: 2016-10-08
上傳用戶:妄想演繹師
資源簡介:這個源程序是關(guān)于全加器的,又需要的同學可以借鑒一下
上傳時間: 2014-01-12
上傳用戶:LouieWu